具有电源电压的稳定化结构的三维集成电路及其制造方法技术

本发明专利技术提供一种三维集成电路。其将第一半导体芯片和第二半导体芯片进行了层叠，第一半导体芯片以及第二半导体芯片，连续设置了具有用于稳定地向各自的内部电路提供电源电压的布线图案结构的电源布线层、和接地布线层，并且，第一半导体芯片与第二半导体芯片的任一方的半导体芯片，在与另一方的半导体芯片对置的面上还具有第二接地布线层或第二电源布线层。

【技术实现步骤摘要】
【国外来华专利技术】具有电源电压的稳定化结构的三维集成电路及其制造方法
本专利技术涉及将多个半导体芯片进行层叠而构成的三维集成电路的电源电压稳定化技术。
技术介绍
将多个半导体芯片进行层叠，且用TSV(ThroughSiliconVia)以及微凸块(micro-bump)等将芯片间进行连接的电路称为“三维集成电路”。三维集成电路，由于将多个半导体芯片进行层叠，因此若与平置的结构进行比较，则电路的总布线长度变短，能够削减针对工作频率的消耗电力。因此，在工作频率高的通用处理器等中是特别有用的技术。另一方面，在三维集成电路中，当一方的半导体芯片的负载变动时，在另一方的半导体芯片中，存在电源电压下降的可能性。特别地，在消耗电流大的高性能的通用处理器中，易于产生电源电压的下降。因此，一般而言，在层叠三维集成电路的基板上设置电容器，通过电容器中所蓄积的电荷电容来弥补电压下降，使负载需要的电压稳定化。将这种电容器称为“去耦电容器”。由于电容器越设置于负载的附近，基于布线的电感值越小，流入电容器的电荷量越多，作为去耦电容器是有效果的(例如，参照非专利文献1)。此外，公开有在负载的附近设置去耦电容器的技术(例如，参照专利文献1)。该半导体装置，是将多个芯片进行层叠的层叠型的半导体装置，通过在芯片间夹着薄膜状的电容器，在各半导体芯片的附近形成去耦电容器。然而，上述专利文献1的半导体装置，需要薄膜状的电容器，并且，在芯片间夹持所述薄膜状的电容器的工序增加。因此，存在成本增加的问题。而且，专利文献1的半导体装置，与直接将芯片彼此连接的情况相比，由于在各芯片与薄膜之间接点增加，因此成品率降低，更关联到成本增加的问题。另一方面，提出了一种通过作为电容器的电极而利用半导体芯片内的布线材料来抑制成本的方法。例如，有如下方法：在层叠的半导体芯片间使彼此的金属布线层对置配置，通过使用高电介质材料的粘接剂将它们之间粘接，来形成大容量的去耦电容器(例如，参照专利文献2)。现有技术文献专利文献专利文献1：JP特开2005-244068号公报专利文献2：WO2005-122257号公报非专利文献非专利文献1：Markl.Montrose著，“印刷基板的EMC设计，”3章，欧姆社专利技术概要专利技术所要解决的技术问题然而，上述专利文献2的方法，由于通过在半导体芯片与半导体芯片之间配置高电介质膜来形成大容量的电容器，因此需要与通常的三维层叠时不同的原材料和工序。此外，在三维集成电路中，在半导体芯片之间，除了电源或地线以外，通常的信号线也通过，因此，由于配置高电介质膜，半导体芯片间的信号线的寄生电容也变大，其结果是，存在信号延迟变大的问题。
技术实现思路
本专利技术鉴于上述问题，其目的在于，提供一种仅通过通常的半导体制造工序，在半导体芯片的附近形成大容量的去耦电容器的三维集成电路及其制造方法。解决技术问题的手段为了实现上述目的，本申请的三维集成电路是将第一半导体芯片、第二半导体芯片进行层叠后的三维集成电路，所述第一半导体芯片以及所述第二半导体芯片，连续设置了具有用于稳定地向各自的内部电路提供电源电压的布线图案结构的电源布线层、和接地布线层，并且，所述第一半导体芯片与所述第二半导体芯片的任一方的半导体芯片，在与另一方的半导体芯片对置的面上还具有第二接地布线层或第二电源布线层。专利技术效果根据本专利技术的三维集成电路，能够在通常的三维集成电路的制造中，通过追加在两个半导体芯片之间设置第二接地布线层或第二电源布线层的布线工序，从而在第一以及第二半导体芯片内，多于通常地形成由电源布线层和接地布线层组成的对而构成的去耦电容器。如此，能够通过在半导体芯片内部所形成的去耦电容器，来弥补电源电压的下降，而使提供给半导体芯片的电压稳定化。此外，在进行三维集成电路时，有时要对表面层进行再布线来利用，此时不仅相应地进行再布线，而且还具有能够形成去耦电容器的效果。附图说明图1是表示将2个芯片和封装基板进行层叠后的三维集成电路的剖面结构的剖视图。图2是表示一个半导体芯片的剖面结构的剖视图。图3(a)是表示具有电源环和条的电源布线层(M6)的布线结构的俯视图，图3(b)是表示电源环内的电源网格的结构的放大图。图4(a)是表示仅基于电源网格的网格结构的电源布线层(M6)的结构的俯视图，图4(b)是表示电源网格的结构的放大图。图5是通过面对面粘合具有相同布局的2个半导体芯片时的2个半导体芯片的各自对置面的俯视图。图6是表示通过面对面粘合具有相同布局的2个半导体芯片时的三维集成电路的剖面结构的简图。图7是表示实施方式1中的三维集成电路的剖面结构的简图。图8是表示在电源布线层(M6)上新追加了接地的布线层(M7)的平面芯片布局的俯视图。图9(a)是在半导体芯片的最上层(M6)混合有电源布线层与接地布线层的布线时的俯视图，图9(b)是表示在与最上层的布线层(M6)中的电源布线层/接地布线层对置的位置，层叠为与布线层(M6)呈相反极性的第二接地布线层/电源布线层(M7)的俯视图。图10(a)是表示将3个处理器进行层叠后的三维集成电路的剖面结构的剖视图，图10(b)是表示从板侧层叠了处理器、存储器1、存储器2的三维集成电路的剖面结构的剖视图。图11是表示半导体芯片的制造流程的简图。图12(a)是表示形成元件分离的工序的简图，图12(b)是表示生成栅极的工序的简图，图12(c)是表示源极·漏极等扩散区域的工序的简图。图13(a)是表示形成自对准多晶硅化物(salicide)的工序的简图，图13(b)是表示形成接触孔的工序的简图，图13(c)是表示形成各布线层的工序的简图。图14是表示在本专利技术的实施方式1的三维集成电路的制造方法中，进行不同芯片彼此的粘合时的制造流程的图。图15是表示具有M4布线层的第二半导体芯片的剖面结构的剖视图。图16是表示三维集成电路的剖面结构的剖视图。图17是表示在三维集成电路中使用的具有相同晶体管层的2个半导体芯片的制造流程的图。具体实施方式本专利技术的第一方式的三维集成电路，将第一半导体芯片和第二半导体芯片进行了层叠，所述第一半导体芯片以及所述第二半导体芯片，连续设置了具有用于稳定地向各自的内部电路提供电源电压的布线图案构造的电源布线层、和接地布线层，并且，所述第一半导体芯片和所述第二半导体芯片的任一方的半导体芯片，在与另一方的半导体芯片对置的面上还具有第二接地布线层或第二电源布线层。由此，在通常的三维集成电路的制造中，通过追加在2个半导体芯片之间设置第二接地布线层或第二电源布线层的布线工序，能够在第一以及第二半导体芯片内，多于通常地形成由电源布线层和接地布线层的对而构成的去耦电容器。如此，能够通过在半导体芯片内部所形成的去耦电容器，来弥补电源电压的下降，而使半导体芯片所提供的电压稳定化。此外，在进行三维集成化时，有时要对表面层进行再布线来利用，此时不仅相应地进行再布线，而且还具有能形成去耦电容器的效果。第二方式的三维集成电路，在第一方式中，在所述一方的半导体芯片的所述第二接地布线层或第二电源布线层与所述另一方的半导体芯片的所述电源布线层或接地布线层之间构成去耦电容器。第三方式的三维集成电路，在第一方式中，在所述第一半导体芯片和所述第二半导体芯片的各自的半导体芯片内，在所述电源布线层与所述接地布线层之间构本文档来自技高网...

【技术保护点】
一种三维集成电路，将第一半导体芯片和第二半导体芯片进行了层叠，所述第一半导体芯片以及所述第二半导体芯片，连续设置了具有用于稳定地向各自的内部电路提供电源电压的布线图案构造的电源布线层、和接地布线层，并且，所述第一半导体芯片和所述第二半导体芯片的任一方的半导体芯片，在与另一方的半导体芯片对置的面上还具有第二接地布线层或第二电源布线层。

【技术特征摘要】
【国外来华专利技术】2012.05.10 JP 2012-1086371.一种三维集成电路，将第一半导体芯片和与所述第一半导体芯片具有相同的层叠结构的第二半导体芯片进行了层叠，所述第一半导体芯片以及所述第二半导体芯片，连续设置了具有用于稳定地向各自的内部电路提供电源电压的布线图案构造的电源布线层、和接地布线层，并且，所述第一半导体芯片或所述第二半导体芯片，在与所述第二半导体芯片或所述第一半导体芯片对置的面上还具有第二接地布线层或第二电源布线层。2.根据权利要求1所述的三维集成电路，其特征在于，在所述一方的半导体芯片的所述第二接地布线层或第二电源布线层、与所述另一方的半导体芯片的所述电源布线层或接地布线层之间，构成去耦电容器。3.根据权利要求1所述的三维集成电路，其特征在于，在所述第一半导体芯片和所述第二半导体芯片的各自的半导体芯片内，在所述电源布线层与所述接地布线层之间构成去耦电容器。4.根据权利要求1所述的三维集成电路，其特征在于，在所述第一半导体芯片和所述第二半导体芯片的各自的半导体芯片中，所述电源布线层以及所述接地布线层被设置在与对置的半导体芯片相面向的表面侧。5.根据权利要求1所述的三维集成电路，其特征在于，所述一方的半导体芯片，在所述第二接地布线层或第二电源布线层的正下方具有所述电源布线层或接地布线层，在所述一方的半导体芯片的所述第二接地布线层或第二电源布线层、与所述第二接地布线层或第二电源布线层的正下方的所述电源布线层或接地布线层之间，构成去耦电容器。6.根据权利要求1所述的三维集成电路，其特征在于，具有4组彼此对置的所述电源布线层与所述接地布线层、或者所述接地布线层与所述电源布线层的对。7.根据权利要求1所述的三维集成电路，其特征在于，所述电源布线层的布线图案结构包括网格状的金属布线。8.根据权利要求1所述的三维集成电路，其特征在于，所述电源布线层的...

【专利技术属性】
技术研发人员：森本高志，
申请(专利权)人：松下电器产业株式会社，
类型：
国别省市：