半导体器件制造技术

本实用新型专利技术涉及半导体器件。提供了能够减小源极电极间电阻RSS（导通）并且减小芯片大小的半导体器件。根据本实用新型专利技术的半导体器件包括：芯片，其被分区为包括第一区域、第二区域和第三区域的三个区域；以及，公共漏极电极，其被设置在芯片的背表面上，其中，在第一和第三区域之间形成第二区域，在第一区域和第三区域中形成第一MOSFET，并且在第二区域中形成第二MOSFET。（*该技术在2023年保护过期，可自由使用*）

【技术实现步骤摘要】
半导体器件相关申请的交叉引用本申请基于在2012年5月29日提交的日本专利申请N0.2012-121503并且要求其优先权的权益，其公开通过引用以其整体被并入在此。
本技术涉及半导体器件。例如，本技术涉及包括绝缘栅型场效应晶体管的半导体器件，该绝缘栅型场效应晶体管具有垂直晶体管结构。
技术介绍
用于锂离子(Li+)电池保护的CSP (芯片尺寸封装)型MOSFET (金属氧化物半导体场效应晶体管)(EFLIP:用于锂离子电池保护的生态倒装芯片M0SFET)的开发已经从过去开始在进行。作为像这样的M0SFET，已知在背表面上设置由金属板或金属膜构成的漏极电极的单芯片双类型MOSFET结构(日本未审查专利申请公布N0.2008-109008 (Yoshida)和用于专利申请的PCT国际公布N0.2004-502293 (Kinzer等)的公布的日语翻译)。在Yoshida中公开的半导体器件中，通过使用在背表面上形成的公共漏极电极(未示出)在一个半导体衬底上封装两个M0SFET。在第一源极电极上，设置了连接到该第一源极电极的两个第一源极凸块电极。在第二源极电极上，设置了连接到该第二源极电极的两个第二源极凸块电极。沿着芯片的短边布置该第一源极凸块电极和第二源极凸块电极。在第一源极凸块电极之间设置第一栅极凸块电极，并且在第二源极凸块电极之间设置第二栅极凸块电极。在具有像这样的结构的MOSFET中，在沿着芯片的短边的方向上形成电流路径，并且电流流过在背表面上设置的公共漏极电极。而且，在Kinzer等中公开的半导体器件中，将芯片分区为四个区域，并且交错地布置FETl和FET2。FETl和FET2的每一个具有U形，并且FETl和FET2彼此接合。FETl和2的栅极焊盘Gl和G2在芯片的相对角处形成于它们各自的FETl和2的区域内。
技术实现思路
本专利技术人已经发现下面的问题。在单芯片双类型MOSFET中，在这些源极电极之间的电阻RSS (导通)(以下称为“源极电极间电阻RSS (导通)”)被用作其性能的指标，并且已经期望减小该源极电极间电阻RSS (导通)。当该单芯片双类型MOSFET在导通状态中时，源极电极间电阻RSS (导通)包括芯片电阻R (芯片)、Al扩展电阻R (Al)和背表面电阻R(背面金属)。在Yoshida中，通过在半导体衬底中在沿着芯片的短边的方向上形成水平方向电流路径来降低背表面电阻R(背面金属)。然而，在Yoshida中，因为需要增大芯片的长宽比，所以芯片大小变大。因此，有可能在封装容易度或封装可靠性上出现问题。本专利技术的第一方面是半导体器件，包括:芯片，所述芯片被分区为包括第一区域、第二区域和第三区域的三个区域；以及公共漏极电极，所述公共漏极电极被设置在所述芯片的背表面上，其中，所述第二区域形成在所述第一区域和所述第三区域之间，第一 MOSFET形成在所述第一区域和所述第三区域中，并且第二 MOSFET形成在所述第二区域中。本专利技术的第二方面是根据本专利技术的第一方面的半导体器件，其中，所述第一MOSFET的大小大于所述第二 MOSFET的大小。本专利技术的第三方面是根据本专利技术的第一方面的半导体器件，进一步包括:第一栅极焊盘，所述第一栅极焊盘被设置在所述第一区域中，所述第一栅极焊盘被电连接到所述第一 MOSFET ；以及第二栅极焊盘，所述第二栅极焊盘被设置在所述第三区域中，所述第二栅极焊盘被电连接到所述第二 M0SFET。本专利技术的第四方面是根据本专利技术的第三方面的半导体器件，其中，在所述第二区域中未设置栅极焊盘。本专利技术的第五方面是根据本专利技术的第三方面的半导体器件，其中所述第一、第二和第三区域中的每一个包括两个源极焊盘，并且所述第一和第二栅极焊盘中的每一个被设置为夹在所述两个源极焊盘之间。本专利技术的第六方面是根据本专利技术的第五方面的半导体器件，其中，在所述第二区域中，所述第二 MOSFET的源极焊盘形成在夹在所述两个源极焊盘之间的位置。本专利技术的第七方面是根据本专利技术的第三方面的半导体器件，其中所述第一、第二和第三区域中的每一个包括两个源极焊盘，在所述第一区域中，所述源极焊盘中的一个被设置为夹在所述源极焊盘中的另一个和所述第一栅极焊盘之间，在所述第三区域中，所述源极焊盘中的一个被设置为夹在所述源极焊盘中的另一个和所述第二栅极焊盘之间，以及所述第一和第二栅极焊盘被设置为沿着所述芯片的短边布置成一行。本专利技术的第八方面是根据本专利技术的第一方面的半导体器件，其中所述第一、第二和第三区域中的每一个包括两个源极焊盘，并且所述半导体器件进一步包括:分别被设置在所述第一区域和所述第三区域中的栅极焊盘，该栅极焊盘中的每一个被设置在夹在所述两个源极焊盘之间的位置，并且被电连接到所述第一 MOSFET ;以及被设置在所述第二区域中的栅极焊盘，该栅极焊盘被设置在夹在所述两个源极焊盘之间的位置，并且被电连接到所述第二 MOSFET。本专利技术的第九方面是根据本专利技术的第一方面的半导体器件，其中，所述第一和第三区域被部分地连接，由此所述第一 MOSFET被形成为U形。本专利技术的第十方面是根据本专利技术的第一方面的半导体器件，其中，所述第一和第三区域被设置为围绕所述第二区域，由此所述第一 MOSFET被形成为矩形框形状。本专利技术的第十一方面是根据本专利技术的第一方面的半导体器件，其中，所述第二区域被形成为使得所述第二区域的一部分突出到所述第一区域侧和第三区域侧。第一方面是通过下述方式获得的半导体器件:以如下方式将芯片分区为包括第一区域、第二区域和第三区域的三个区域，使得第二区域形成在第一和第三区域之间；在第一区域和第三区域中形成第一 MOSFET ;在第二区域中形成第二 MOSFET ;并且，在芯片的背表面上形成公共漏极电极。根据该方面，有可能提供能够在不增大芯片大小的情况下减小源极电极间电阻RSS (导通)的半导体器件。【附图说明】通过下面结合附图描述特定实施例，上面和其他方面、优点和特征将更清楚，在附图中:图1示出根据第一实施例的半导体器件的配置；图2示出在图1中所示的半导体器件的栅极线的配置示例；图3是示出在沿着在图2中的线II1-1II所取的截面中的结构示例和电流路径的示意图；图4是示出在根据第一实施例的半导体器件中的电流路径的示意图；图5示出了根据第二实施例半导体器件的配置；图6示出在图5中所示的半导体器件的栅极线的配置示例；图7是沿着在图5中的线V1-VI所取的截面；图8是沿着在图5中的线VI1-VII所取的截面；图9是沿着在图5中的线VII1-VIII所取的截面；图10示出根据第二实施例的半导体器件的栅极线的另一个配置示例；图11示出根据第三实施例的半导体器件的配置；图12示出在图11中所示的半导体器件的栅极线的配置示例；图13示出根据第四实施例的半导体器件的配置；图14示出在图13中所示的半导体器件的栅极线的配置示例；图15示出根据第五实施例的半导体器件的配置；图16示出在图15中所示的半导体器件的栅极线的配置示例；图17示出根据第六实施例的半导体器件的配置；图18示出在图17中所示的半导体器件的栅极线的配置示例；图19示出根据第七实施例的半导体器件的另一种配置；图20示出在图19中所示的半导体器件的栅极线的配置示例；图21本文档来自技高网...

【技术保护点】
一种半导体器件，包括：?芯片，所述芯片被分区为包括第一区域、第二区域和第三区域的三个区域；以及?公共漏极电极，所述公共漏极电极被设置在所述芯片的背表面上，其中，?所述第二区域形成在所述第一区域和所述第三区域之间，?第一MOSFET形成在所述第一区域和所述第三区域中，并且?第二MOSFET形成在所述第二区域中。

【技术特征摘要】
2012.05.29 JP 2012-1215031.一种半导体器件,包括: 芯片，所述芯片被分区为包括第一区域、第二区域和第三区域的三个区域；以及 公共漏极电极，所述公共漏极电极被设置在所述芯片的背表面上，其中， 所述第二区域形成在所述第一区域和所述第三区域之间， 第一 MOSFET形成在所述第一区域和所述第三区域中，并且 第二 MOSFET形成在所述第二区域中。2.根据权利要求1所述的半导体器件，其中，所述第一MOSFET的大小大于所述第二MOSFET的大小。3.根据权利要求1所述的半导体器件，进一步包括: 第一栅极焊盘，所述第一栅极焊盘被设置在所述第一区域中，所述第一栅极焊盘被电连接到所述第一 MOSFET ；以及 第二栅极焊盘，所述第二栅极焊盘被设置在所述第三区域中，所述第二栅极焊盘被电连接到所述第二 MOSFET。4.根据权利要求3所述的半导体器件，其中，在所述第二区域中未设置栅极焊盘。5.根据权利要求3所述的半导体器件，其中 所述第一、第二和第三区域中的每一个包括两个源极焊盘，并且 所述第一和第二栅极焊盘中的每一个被设置为夹在所述两个源极焊盘之间。6.根据权利要求5所述的半导体器件，其中，在所述第二区域中，所述第二MOSFET的源极焊盘形成在夹在所述两个源极焊盘之...

【专利技术属性】
技术研发人员：铃木和贵，是成贵弘，
申请(专利权)人：瑞萨电子株式会社，
类型：实用新型
国别省市：