半导体器件及其制造方法技术

本发明专利技术公开了一种半导体器件，包括衬底、衬底上的栅极堆叠结构、栅极堆叠结构两侧的栅极侧墙结构、栅极堆叠结构和栅极侧墙结构两侧的衬底中的源漏区，其特征在于：栅极侧墙结构中包括至少一个由空气填充的栅极侧墙空隙。依照本发明专利技术的半导体器件及其制造方法，采用碳基材料形成牺牲侧墙，刻蚀去除牺牲侧墙之后形成了空气隙，有效降低了侧墙的整体介电常数，因而降低了栅极侧墙寄生电容，提高了器件性能。

【技术实现步骤摘要】
半导体器件及其制造方法
本专利技术涉及一种半导体器件及其制造方法，特别是涉及一种能有效降低栅极侧墙寄生电容的半导体器件及其制造方法。
技术介绍
通常认为MOSFET中至少存在两种寄生电容——pn结电容和覆盖电容，前者是源漏区与衬底之间形成的寄生pn结电容，后者是栅极与源漏之间因为局部覆盖而形成的寄生电容，这两种电容均是沿垂直衬底表面分布，并严重影响了器件的电学性能。随着器件尺寸持续缩减以及精细加工能力提高，覆盖电容逐渐因为对于覆盖区域面积的控制而有效缩减。衬底的pn结电容则采用例如SOI等衬底隔离技术而有效控制。但是，栅极与源漏区特别是源漏区上金属硅化物接触之间还存在着平行于衬底表面分布的寄生电容——栅极侧墙电容。随着器件尺寸缩减带来的侧墙厚度减薄，该侧墙电容逐渐增大，直至超越前两种寄生电容而成为制约器件性能的重要参数。侧墙电容取决于工艺条件实现的侧墙几何形状以及形成侧墙的材料。传统上，栅极侧墙由介电常数较大的氮化硅制成，提供了良好的绝缘隔离，但是由此带来了较大的侧墙电容。为此，亟需改进上述栅极侧墙从而降低栅极侧墙寄生电容，有效提高器件性能。
技术实现思路
由上所述，本专利技术的目的在于本文档来自技高网...

【技术保护点】
一种半导体器件，包括衬底、衬底上的栅极堆叠结构、栅极堆叠结构两侧的栅极侧墙结构、栅极堆叠结构和栅极侧墙结构两侧的衬底中的源漏区，其特征在于：栅极侧墙结构中包括至少一个由空气填充的栅极侧墙空隙。

【技术特征摘要】
1.一种半导体器件，包括衬底、衬底上的栅极堆叠结构、栅极堆叠结构两侧的栅极侧墙结构、栅极堆叠结构和栅极侧墙结构两侧的衬底中的源漏区，其特征在于：栅极侧墙结构中包括第一和第三栅极侧墙以及夹设在第一和第三栅极侧墙之间的至少一个由空气填充的栅极侧墙空隙，第一和第三栅极侧墙的顶部和底部由栅极侧墙空隙完全隔开，沉积在整个器件上的SiN、SiON材质的接触刻蚀停止层与第一和第三栅极侧墙相接合从而封闭了栅极侧墙空隙，接触刻蚀停止层覆盖第一和第三栅极侧墙的顶部、以及源漏区之上的第一层间介质层，第二、第三层间介质层在接触刻蚀停止层上。2.如权利要求1的半导体器件，其中，栅极侧墙结构中的第一和第三栅极侧墙为氮化硅、氮氧化硅制成。3.如权利要求1的半导体器件，其中，源漏区包括轻掺杂的源漏延伸区以及重掺杂源漏区。4.如权利要求1的半导体器件，其中，源漏区上具有金属硅化物。5.如权利要求1的半导体器件，其中，栅极堆叠结构包括栅极绝缘层、功函数调节金属层以及电阻调节金属层。6.一种半导体器件制造方法，包括步骤：在衬底上形成伪栅极堆叠结构；在伪栅极堆叠结构两侧的衬底上形成栅极侧墙结构，在伪栅极堆叠结构两侧的衬底中形成源漏区，其中栅极侧墙结构包括第一栅极侧墙、第二栅极侧墙、第三栅极侧墙；刻蚀去除伪栅极堆叠结构，留下栅极沟槽；在栅极沟槽中形成栅极堆叠结构；刻蚀去除栅极侧墙结构中的第二栅极侧墙，在栅极侧墙结构中形成至少...

【专利技术属性】
技术研发人员：尹海洲，张珂珂，
申请(专利权)人：中国科学院微电子研究所，
类型：发明
国别省市：