半导体器件及其制造方法技术

本发明专利技术涉及半导体器件及其制造方法。用于诸如DC/DC转换器的电源电路的传统半导体器件具有热耗散和尺寸缩小的问题，特别是在尺寸缩小的情况下具有热耗散及其它问题。本发明专利技术提供一种半导体器件，其具有通过如下处理形成的结构：用具有梳齿形的多个金属板导线覆盖半导体芯片的主表面，该半导体芯片具有该主表面和形成于该主表面上的多个MIS型FET；在该主表面上在平面图中交替分布梳齿部分；以及进一步将多个金属板导线电耦接到多个端子。

【技术实现步骤摘要】
半导体器件及其制造方法相关申请的交叉引用在此通过引用并入2012年2月15日提交的日本专利申请No.2012-030383的全部公开内容，包括说明书、附图和摘要。
本专利技术涉及半导体器件，例如涉及有效地适用于电源电路所用的半导体器件的技术。
技术介绍
广泛用作电源电路的DC/DC转换器包括高侧开关、低侧开关、用于驱动开关的驱动器（驱动电路）、用于控制驱动器的控制电路等。在高侧开关和低侧开关的每一个中，均使用功率MOSFET（金属氧化物半导体场效应晶体管）。这里，高侧开关也称为控制开关，低侧开关也称为同步开关。在用于诸如DC/DC转换器的电源电路的半导体器件中，例如，提出了如下的技术，目的是减小尺寸和降低导线的电感。(1)日本待审专利申请公开No.2005-203584(专利文献1)高侧开关的功率MOSFET、用于驱动高侧开关的功率MOSFET的驱动电路和用于驱动低侧开关的功率MOSFET的驱动电路形成于一个半导体芯片上。低侧开关的功率MOSFET形成于另一芯片上。这两个半导体芯片被包含于一个封装中。(2)日本待审专利申请公开No.2010-16035(专利文献2)高侧开关的功率MOSFET、低侧开关的功率MOSFET以及它们的驱动器和控制电路形成于一个半导体衬底上。[先前技术文献][专利文献][专利文献1]日本待审专利申请公开No.2005-203584[专利文献2]日本待审专利申请公开No.2010-16035
技术实现思路
专利文献1在专利公布的图13中针对专利公布的图8-12中的系统示例描述了对导线电感、对电阻、尺寸减小和热耗散的参数的评估。如从图13中可见的，专利文献1的图8、10和12中的三种情况具有热耗散的问题。同时，图9中的情形示出中等的热耗散但是具有尺寸减小等问题。图11中的情形具有尺寸减小的问题。进而，专利文献2仅描述了如何将高侧开关的功率MOSFET、低侧开关的功率MOSFET以及它们的驱动器和其它构件分布于一个半导体衬底上，而没有考虑热耗散问题及其它问题。其它问题和新颖特征从本说明书中的描述及所附附图会明了。根据一个实施方式的半导体器件具有通过覆盖半导体芯片的主表面形成的结构，该半导体芯片具有该主表面和利用多个金属板导线形成于该主表面上的多个MIS型FET，该金属板导线具有梳齿形且被在平面图中交替地分布。在本实施方式中，可以获得能够减小尺寸且在其顶部能够改进热耗散的半导体器件。附图简要说明图1A和图1B是示出根据第一实施例的半导体器件的透视图。图2A和图2B是示出根据第一实施例的半导体器件的截面透视图。图3是根据第一实施例的半导体芯片的透视图。图4A是从上方看的图3所示的半导体芯片的表面的平面图，图4B是其截面图。图5A和图5B是示出在用树脂密封图1所示的半导体器件的情况下的外观的视图。图6A和图6B是示出图5A和图5B所示的半导体器件的外观的视图，其中图6A是顶视图，而图6B是仰视图。图7是在图6A的线A-A’上所取的半导体器件的截面图。图8是在将图1A至图7所示的半导体器件用于DC/DC转换器的情况下的等效电路示意图。图9是理论上解释根据第一实施例的半导体芯片中的端子的连接关系的示意性截面图。图10A和图10B是示出在通过将图1A至图7所示的半导体器件安装于布线衬底上形成DC/DC转换器的情形下的安装状态的视图。图11是在示出根据第一实施例的半导体器件制造方法的（a）工艺中的截面图。图12是在示出根据第一实施例的半导体器件制造方法的（b）工艺中的截面图。图13是在示出根据第一实施例的半导体器件制造方法的（c）工艺中的截面图。图14是在示出根据第一实施例的半导体器件制造方法的（d）工艺中的截面图。图15是在示出根据第一实施例的半导体器件制造方法的（e）工艺中的截面图。图16是在示出根据第一实施例的半导体器件制造方法的（g）工艺中的截面图。图17A和图17B是补充在制造方法中的（g）工艺的截面图。图18是示出根据第二实施例的半导体器件的透视图。图19是示出根据第三实施例的半导体器件的透视图。图20A和图20B是示出在用树脂密封图19中的半导体器件的情况下的外观的视图。图21A和图21B是图20A和图20B所示的半导体器件的顶视图，而图21B是其仰视图。图22是在将图19至图21B所示的半导体器件用于DC/DC转换器的情况下的等效电路示意图。图23是示出根据第四实施例的树脂密封型半导体器件的透视图。图24是示出根据第五实施例的树脂密封型半导体器件的透视图。图25A和图25B是示出在用树脂密封图24中的半导体器件的情况下的外观的视图。图26A和图26B是图25A和图25B所示的半导体器件的顶视图，而图26B是其仰视图。图27A和图27B是示出根据第六实施例的半导体器件的透视图。具体实施方式以下参照附图详细说明实施例。在下面的实施例中，在存在便利化的必要性时，以划分成多个部分或实施例的方式进行说明。但是，除了另外指明的情形外，它们并非是互不相关的，而是彼此相关的，一个部分或实施例是其他部分或实施例的部分或全部的改型、详细说明、补充说明等。此外，在下面的实施例中，当提及要素的数量等（包括个数、数值、数量、范围等）时，该数量等并不限定于具体的数字，而可以小于或大于该具体的数字。这里，排除另有指明或在原理上明显限于该具体的数字的情形。并且，在下面的实施例中，除了另外指明或在原理上认为该构件必不可少的情形之外，各构件（包括构成步骤等）并不一定是不可缺少的。类似地，在下面的实施例中，如果提及要素等的形状、位置关系等，包括与该形状基本接近或类似的形状等。这里，排除另有指明或在原理上认为必不可少的情形。对于上述数值（包括个数、数值、数量、范围等）同样如此。这里，在用于说明实施例的所有附图中，具有相同功能的要素以相同或相关的代码表示，并且省略了重复的说明。在以下的实施例中，相同或类似要素的描述原则上将省略，除非特别必要。第一实施例图1A是示出根据第一实施例的半导体器件的透视图，图1B是用虚线示出将在后面说明的图2A和2B中的部分的半导体器件的透视图。这里，图1A和图1B是示出在去除包装树脂的状态下的半导体器件的视图。如图1A和图1B所示，半导体器件1包括半导体芯片2、第一金属板导线3、第二金属板导线4、第三金属板导线5、输入端子6、输出端子7、接地端子8、第一栅极端子9、第二栅极端子10、散热器11、接合导线14和15。半导体芯片2具有第一栅电极焊盘（高侧栅电极焊盘）12和第二栅电极焊盘（低侧栅电极焊盘）13。梳齿形第一金属板导线3、梳齿形第二金属板导线4、和梳齿形第三金属板导线5被形成为分别从半导体芯片2的外部延伸到半导体芯片2的主表面上。分别地，第一金属板导线3具有梳齿部分3a和3b，第二金属板导线4具有梳齿部分4a、4b、4c和4d，第二金属板导线5具有梳齿部分5a、5b和5c。第一金属板导线3、第二金属板导线4和第三金属板导线5的相应梳齿部分在平面图中交替分布，以覆盖半导体芯片2的主表面。此外，第一金属板导线3位于半导体芯片2之外的部分电耦接到输入端子6。第二金属板导线4位于半导体芯片2之外的部分电耦接到输出端子7。第三金属板导线5位于半导体芯片2之外的部分电耦接到接地端子8。输入端子本文档来自技高网...

【技术保护点】
一种半导体器件，包括半导体芯片和多个金属板导线，所述半导体芯片具有主表面和形成于所述主表面上的多个MIS型FET，所述多个金属板导线中的每一个具有梳齿形，被形成为覆盖所述主表面，其中所述多个金属板导线覆盖所述主表面使得梳齿部分可以在平面图中交替分布；并且所述多个金属板导线电耦接到位于所述半导体芯片外部的多个端子。

【技术特征摘要】
2012.02.15 JP 2012-0303831.一种半导体器件，包括半导体芯片和多个金属板导线，所述半导体芯片具有主表面和形成于所述主表面上的多个MIS型FET，所述多个金属板导线中的每一个具有梳齿形，被形成为覆盖所述主表面，其中所述多个金属板导线覆盖所述主表面使得梳齿部分可以在平面图中交替分布；并且所述多个金属板导线电耦接到位于所述半导体芯片外部的多个端子，其中所述多个金属板导线包括第一金属板导线、第二金属板导线和第三金属板导线；所述多个端子包括输入端子、输出端子和接地端子；分别地，所述第一金属板导线电耦接到所述输入端子，所述第二金属板导线电耦接到所述输出端子，且所述第三金属板导线电耦接到所述接地端子；并且所述输入端子、所述输出端子和所述接地端子分别位于所述半导体芯片的外部，其中所述半导体器件具有在平面图中为条形的源极焊盘和漏极焊盘，所述源极焊盘和漏极焊盘位于所述半导体芯片的所述主表面上的梳齿形的所述第一、第二和第三金属板导线的下方，在与所述第一、第二和第三金属板导线相交的方向上延伸，并电耦接到所述第一、第二和第三金属板导线，其中所述源极焊盘和所述漏极焊盘在平面图中交替分布于所述半导体芯片的所述主表面上，其中所述多个MIS型FET包括第一MIS型FET和第二MIS型FET；所述第一MIS型FET形成于所述主表面的第一区域中，所述第二MIS型FET形成于所述主表面的第二区域中；并且所述源极焊盘和所述漏极焊盘分别分布于所述主表面的所述第一区域上和所述主表面的不同于所述第一区域的所述第二区域上，其中所述第一和第二MIS型FET是水平MIS晶体管；位于所述第一区域上的所述源极焊盘和所述漏极焊盘分别电耦接到所述第一MIS型F...

【专利技术属性】
技术研发人员：宇野友彰，川岛徹也，
申请(专利权)人：瑞萨电子株式会社，
类型：发明
国别省市：