一种半导体结构及其制造方法技术

本发明专利技术提供了一种半导体结构，包括衬底、栅堆叠、基底区以及源/漏区，其中，所述栅堆叠位于所述基底区之上，所述源/漏区位于所述基底区内，所述基底区位于所述衬底之上；在所述基底区和所述衬底之间存在支撑隔离结构，其中，部分所述支撑隔离结构与所述衬底相连接；在所述基底区和所述衬底之间存在空腔，其中，所述空腔由所述基底区、衬底以及支撑隔离结构构成；在所述栅堆叠、基底区和支撑隔离结构的两侧存在应力材料层。相应地，本发明专利技术还提供了一种半导体结构的制造方法。本发明专利技术利于抑制短沟道效应，减小寄生电容和漏电流，增强源/漏区的陡直性，以及向沟道提供良好的应力效果。

【技术实现步骤摘要】

本专利技术涉及半导体
，尤其涉及。
技术介绍
工业需求要求IC电路具有更高的密度并由此减小MOS晶体管的尺寸。然而，MOS晶体管的缩小导致了两个众所周知的寄生效应的出现，即，随着栅极长度的减小而出现的短沟道效应和漏致势垒降低效应，易于恶化器件的电学性能，如造成栅极阈值电压下降、功耗增加以及信噪比下降等问题。从物理上，上述效应可以解释为:当晶体管关断时(栅极电压为零)，非常小的器件中的源/漏区的静电影响或在沟道区上向漏极施加的电压降低了沟道中电子或空穴的能量势垒，并且导致较高的关断电流。为了控制短沟道效应，人们不得不向沟道中掺杂更多的磷、硼等杂质元素，但此举易导致器件沟道中载流子迁移率下降；而且用来向沟道中掺杂杂质的分布也存在很难控制陡度的问题，容易造成严重的短沟道效应；栅极氧化物介质的厚度方面也将出现发展瓶颈问题，栅极氧化物厚度减薄的速度已经很难再跟上栅极宽度缩小的步伐，栅介质漏电越来越大；关键尺寸不断缩小，易于导致源漏区电阻的不断增大和器件的功耗越来越大。应变硅技术可以有效地控制短沟道效应，已有使用应变硅作为衬底的MOS晶体管，其利用硅锗的晶格常数与单晶硅不同的特性，使硅锗外延层产生结构上应变而形成应变硅。由于硅锗层的晶格常数比硅大，这使得沟道区中产生机械应力，而造成载流子移动性改变。在FET中，拉应力能够提高电子迁移率，降低空穴迁移率，可以有利地提高NMOS的性能；而压应力可以提高空穴迁移率，降低电子迁移率，可以有利地提高PMOS的性能。但是，传统的硅锗应变硅技术也开始面临瓶颈，很难再为沟道提供更强的应变，无法有效提升半导体器件的工 作性能。专利
技术实现思路
为了解决上述问题，本专利技术提供了，利于抑制短沟道效应，减小寄生电容以及漏电流，增强源/漏区的陡直性，以及向沟道提供良好的应力效果O根据本专利技术的一个方面，提供了一种半导体结构的制造方法，该制造方法包括以下步骤:a)提供衬底，在该衬底之上形成第一半导体层，在该第一半导体层之上形成第二半导体层，在该第二半导体层之上形成栅堆叠；b)去除位于所述栅堆叠两侧的所述第二半导体层，形成第一器件堆叠；c)在第一器件堆叠的两侧形成侧墙，并去除位于所述第一器件堆叠两侧的部分所述第一半导体层，保留一定厚度的第一半导体层；d)在所述第一器件堆叠的宽度方向上的部分区域中，去除位于所述第一器件堆叠两侧的所述第一半导体层，以暴露所述衬底；e)在所述第一器件堆叠的宽度方向上的所述部分区域中，在侧墙以及第一器件堆叠的两侧边缘下方形成连接衬底的支撑隔离结构；f)去除剩余的所述第一半导体层，在所述第一器件堆叠下方形成空腔；g)去除侧墙，并在所述第一器件堆叠的两侧填充应力材料，形成应力材料层。根据本专利技术的另一个方面，还提供了一种半导体结构，包括衬底、栅堆叠、基底区以及源/漏区，其中:所述栅堆叠位于所述基底区之上，所述源/漏区位于所述基底区内，所述基底区位于所述衬底之上；在所述基底区和所述衬底之间存在支撑隔离结构，其中，部分所述支撑隔离结构与所述衬底相连接；在所述基底区和所述衬底之间存在空腔，其中，所述空腔由所述基底区、衬底以及支撑隔离结构构成；以及在所述栅堆叠、基底区和支撑隔离结构的两侧存在应力材料层。与现有技术相比，采用本专利技术提供的技术方案具有如下优点:由于形成的沟道其厚度较薄，且在沟道和衬底之间形成空腔，所以有利于抑制短沟道效应、减小寄生电容、减小漏电流以及增强源/漏区的陡直性；此外，由于沟道下方是空腔，所以位于沟道两侧的应力材料层的应力可以最大化地作用于沟道，从而有效地提升了应力对沟道载流子迁移率的影响，增强对沟道性能的控制作用，进而可以更好地抑制和控制短沟道效应。附图说明 通过阅读参照以下附图所作的对非限制性实施例所作的详细描述，本专利技术的其它特征、目的和优点将会变得更明显。图1为根据本专利技术的半导体结构制造方法的流程图；图2为提供衬底并在其上形成第一半导体层和第二半导体层后的剖面示意图；图3为形成栅堆叠后的剖面示意图；图4为去除栅堆叠两侧的第二半导体层后的剖面示意图；图5为在第一侧墙和基底区的侧面形成停止层以及第二侧墙后的剖面示意图；图6为刻蚀部分第一半导体层后的剖面示意图；图7为覆盖光刻胶后的俯视示意图；图8刻蚀第一半导体层以暴露部分衬底后的俯视示意图；图8a和图8b分别为图8的沿剖线AA’和沿剖线BB’的剖视示意图；图9为对第二半导体层进行横向选择性腐蚀后的俯视示意图；图9a和图9b分别为图9的沿剖线AA’和沿剖线BB’的剖视示意图；图10为形成支撑隔离结构后的俯视示意图；图1Oa和图1Ob分别为图10的沿剖线AA’和沿剖线BB’的剖视示意图；图11为去除第二半导体层在所述栅堆叠下方形成空腔后的俯视示意图；图1la和图1lb分别为图11的沿剖线AA’和沿剖线BB’的剖视示意图；图12为在棚堆置的两侧填充应力材料后的俯视不意图；以及图12a和图12b分别为图12的沿剖线AA’和沿剖线BB’的剖视示意图。具体实施例方式下面详细描述本专利技术的实施例。所述实施例的示例在附图中示出，其中自始至终相同或类似的标号表示相同或类似的元件或具有相同或类似功能的元件。下面通过参考附图描述的实施例是示例性的，仅用于解释本专利技术，而不能解释为对本专利技术的限制。下文的公开提供了许多不同的实施例或例子用来实现本专利技术的不同结构。为了简化本专利技术的公开，下文中对特定例子的部件和设置进行描述。当然，它们仅仅为示例，并且目的不在于限制本专利技术。此外，本专利技术可以在不同例子中重复参考数字和/或字母。这种重复是为了简化和清楚的目的，其本身不指示所讨论各种实施例和/或设置之间的关系。此外，本专利技术提供了的各种特定的工艺和材料的例子，但是本领域普通技术人员可以意识到其他工艺的可应用于性和/或其他材料的使用。另外，以下描述的第一特征在第二特征之“上”的结构可以包括第一和第二特征形成为直接接触的实施例，也可以包括另外的特征形成在第一和第二特征之间的实施例，这样第一和第二特征可能不是直接接触。根据本专利技术的一个方面，提供了一种半导体结构，请参考图12、图12a和图12b，其中，图12为该半导体结构的俯视示意图，图12a和图12b分别为图12的沿剖线AA’和沿剖线BB’的剖视示意图。如图所示，所述半导体结构包括衬底130、栅堆叠、基底区100以及源/漏区150，其中，所述栅堆叠位于所述基底区100之上，所述源/漏区150位于所述基底区100内，所述基底区100位于所述衬底130之上；在所述基底区100和所述衬底130之间存在支撑隔离结构12 3，其中，部分所述支撑隔离结构123与所述衬底130相连接；在所述基底区100和所述衬底130之间存在空腔112，其中，所述空腔112由所述基底区100、衬底130以及支撑隔离结构123构成；以及在所述栅堆叠、基底区100和支撑隔离结构123的两侧存在应力材料层113。具体地，在本实施例中，所述衬底130的材料为单晶Si，在其他实施例中，所述衬底130的材料还可以是多晶S1、多晶Ge、多晶SiGej^aH S1、非晶Ge、非晶SiGe、II1-V或I1-VI族化合物半导体或其任意组合。所述衬底130的厚度范围为0.lnm-2mm。所述栅堆叠包括栅介质层102、栅极200、覆盖层220以及侧墙2本文档来自技高网...

【技术保护点】
一种半导体结构的制造方法，该方法包括以下步骤：a)提供衬底(130)，在该衬底(130)之上形成第一半导体层(110)，在该第一半导体层(110)之上形成第二半导体层(101)，在该第二半导体层(101)之上形成栅堆叠；b)去除位于所述栅堆叠两侧的所述第二半导体层(101)，形成第一器件堆叠；c)在第一器件堆叠的两侧形成侧墙(260)，并去除位于所述第一器件堆叠两侧的部分所述第一半导体层(110)，保留一定厚度的第一半导体层(110)；d)在所述第一器件堆叠的宽度方向上的部分区域中，去除位于所述第一器件堆叠两侧的所述第一半导体层(110)，以暴露所述衬底(130)；e)在所述第一器件堆叠的宽度方向上的所述部分区域中，在侧墙(260)以及第一器件堆叠的两侧边缘下方形成连接衬底的支撑隔离结构(123)；f)去除剩余的所述第一半导体层(110)，在所述第一器件堆叠下方形成空腔(112)；g)去除侧墙(260)，并在所述第一器件堆叠的两侧填充应力材料，形成应力材料层(113)。

【技术特征摘要】

【专利技术属性】
技术研发人员：朱慧珑，骆志炯，尹海洲，
申请(专利权)人：中国科学院微电子研究所，
类型：发明
国别省市：