集成电路的制作方法技术

本发明专利技术提供了一种集成电路的制作方法，该集成电路包括体硅CMOS电路、SOI?MOS电路。通过在体硅衬底的局部区域形成SOI衬底，这样同一个半导体衬底可同时包括体硅衬底、SOI衬底，使在同一个半导体衬底上同时制作体硅CMOS电路、SOI?MOS电路变为可能，实现体硅CMOS电路、SOI?MOS电路制程的兼容。由于体硅CMOS电路、SOI?MOS电路是形成在同一个半导体衬底上，集成电路中无源器件的制程也可与体硅CMOS电路、SOI?MOS电路的制程兼容，简化了制造工艺。

【技术实现步骤摘要】

本专利技术涉及半导体
，特别是涉及一种。
技术介绍
CMOS (Complementary Metal Oxide Semiconductor,互补金属氧化物)电路是指一种包含有PMOS及NMOS的半导体电路,它可用于形成微处理器(microprocessor)、单片机(microcontroller)、静态随机存储器(SRAM)与其它数字逻辑电路。CMOS电路具有许多优点，其中一个最显著的优点就是功耗很低，因此，CMOS电路得到了广泛的应用。CMOS电路中的PM0S、NM0S —般是形成在体硅衬底上，将这种形成在体硅衬底上的CMOS电路称之为体硅CMOS电路。伴随集成电路制造工艺的不断进步，半导体器件的体积正变得越来越小，随之而来的是半导体器件的特征尺寸逼近物理极限时所产生的大量问题。这使得业界开始寻找除了单纯缩小器件尺寸以外的解决办法，以进一步提高半导体器件的性能。SOI (Silicon OnInsulator，绝缘体上硅)技术作为一种重要的发展方向而被业界广发研究和使用。与传统体硅衬底相比，SOI衬底在顶层硅和背衬底之间引入了 一层埋入氧化层，此埋入氧化层一般为氧化硅。通过引入埋入氧化层这一绝缘体，SOI衬底具有了体硅衬底所无法比拟的优点:可以实现集成电路中元器件的介质隔离，彻底消除了体硅CMOS电路中的寄生闩锁效应；采用这种材料制成的集成电路，即SOI MOS电路(包含有PMOS及NMOS的半导体电路)，还具有寄生电容小、集成密度高、速度快、工艺简单、短沟道效应小及特别适用于低压、低功耗电路等优势，因此可以说SOI技术将有可能成为深亚微米的低压、低功耗集成电路的主流技术。但是，SOI衬底具备这些优点的同时，会带来散热不良、浮体效应等问题，以致影响S0M0S电路的性能及可靠性。因此，确有必要形成这样一种集成电路，它既包括体硅CMOS电路，还包括SOI MOS电路，这样，集成电路可同时具备体硅CMOS电路、SOI MOS电路的优点，以提高整个集成电路的性能。但现有技术中由于体硅CMOS电路与SOI MOS电路的制程无法兼容，体硅CMOS电路、SOI MOS电路需分别在不同的半导体衬底，如硅片上制作，使上述集成电路的制造工艺过于繁琐、制作周期及生产成本大大增加。
技术实现思路
本专利技术要解决的问题是:同时包括体硅CMOS电路、SOI MOS电路的集成电路的制造工艺过于繁琐、制作周期过长、生产成本过大。为解决这个问题，本专利技术首先在一个体硅衬底的局部区域形成SOI衬底，这样同一个半导体衬底可同时包括体娃衬底、SOI衬底,使在同一个半导体衬底上同时制作体娃CMOS电路、SOI MOS电路变为可能，实现体硅CMOS电路、SOI MOS电路制程的兼容。由于体硅CMOS电路、SOI MOS电路是形成在同一个半导体衬底上，集成电路中无源器件的制程也可与体硅CMOS电路、SOI MOS电路的制程兼容，简化了制造工艺。鉴于此，本专利技术提供了一种，其包括以下制作步骤:提供半导体衬底，所述半导体衬底包括第一区域、第二区域，所述第一区域用于形成SOI MOS电路，所述第二区域用于形成体硅CMOS电路；在所述半导体衬底的第一区域内形成埋入氧化层，所述埋入氧化层与所述半导体衬底表面具有间距；在所述半导体衬底的第二区域形成第一阱；同时在所述第一区域的埋入氧化层上方、第二区域的第一阱内形成浅沟槽隔离结构，以将SOI MOS电路、体硅CMOS电路与相邻有源区隔绝；同时在所述第一区域及第二区域的相邻浅沟槽隔离结构之间形成第二阱，所述第二阱的深度小于所述第一阱的深度；同时在所述第一区域及第二区域的第二阱上形成栅极；同时在所述栅极的两侧形成源极或漏极，以同时在所述SOI MOS电路、体硅CMOS电路中形成晶体管。可选的，所述埋入氧化层的形成方法包括:在所述半导体衬底上形成硬掩膜；在所述硬掩膜上形成图形化光刻胶层，所述图形化光刻胶层在对应所述半导体衬底第一区域的位置形成有开口；对半导体衬底第一区域进行氧离子注入，在所述半导体衬底的第一区域内形成埋入氧化层，所述埋入氧化层与所述半导体衬底表面之间具有间距。可选的，形成所述埋入氧化层之后，对所述集成电路进行退火处理。可选的，所述退火处理的温度为600°C 1000°C。可选的，形成所述第一阱之前，在所述半导体衬底第一区域内形成两个深浅沟槽隔离结构，以将体硅CMOS电路与相邻有源区隔绝，形成所述深浅沟槽隔离结构之后，在所述深浅沟槽隔离结构之间形成第一阱，再在两个深浅沟槽隔离结构之间形成所述浅沟槽隔离结构，所述深浅沟槽隔离结构的深度大于所述浅沟槽隔离结构的深度。可选的，所述半导体衬底还包括第三区域，所述第三区域上形成有高阻栅极。可选的，所述高阻栅极的制作方法如下:在所述半导体衬底上沉积栅极材料层；在所述栅极材料层上形成图形化光刻胶层，所述图形化光刻胶层在对应部分所述第一区域及第二区域的位置形成有开口；向位于所述开口下方的栅极材料层注入P型掺杂物或N型掺杂物；去除所述图形化光刻胶层，所述栅极材料层在对应所述开口及部分所述第三区域的位置形成有光刻胶层；去除没有被所述光刻胶层覆盖的栅极材料层，以同时在半导体衬底第一区域及第二区域的第二阱上形成栅极、在半导体衬底第三区域上形成高阻栅极。可选的，所述半导体衬底的电阻大于1000 Ω。可选的，形成所述栅极之后，在所述半导体衬底上沉积金属，以同时在所述栅极、高阻栅极、源极、漏极表面形成金属硅化物。可选的，在所述形成有晶体管的半导体衬底上形成金属互连结构，其包括:沉积层间介质层，在所述层间介质层中形成分别与所述源极、漏极、高阻栅极连接的导电塞；在所述半导体衬底上依次形成第一金属薄膜、第二金属薄膜、第三金属薄膜，依次对第三金属薄膜、第二金属薄膜、第一金属薄膜进行刻蚀，以形成金属互连结构中的第一层金属互连结构。与现有技术相比，本专利技术具有以下优点:通过在体硅衬底的局部区域形成SOI衬底，这样同一个半导体衬底可同时包括体硅衬底、SOI衬底，使在同一个半导体衬底上同时制作体硅CMOS电路、SOI MOS电路变为可能，实现体硅CMOS电路、SOI MOS电路制程的兼容。由于体硅CMOS电路、SOI MOS电路是形成在同一个半导体衬底上，集成电路中无源器件的制程也可与体硅CMOS电路、SOI MOS电路的制程兼容，简化了制造工艺。附图说明图1是本专利技术的实施例中集成电路的制作流程图。图2至图15是本专利技术的实施例中在制作集成电路的过程中集成电路的剖视图。具体实施例方式下面结合附图，通过具体实施例，对本专利技术的技术方案进行清楚、完整的描述，显然，所描述的实施例仅仅是本专利技术的可实施方式的一部分，而不是其全部。根据这些实施例，本领域的普通技术人员在无需创造性劳动的前提下可获得的所有其它实施方式，都属于本专利技术的保护范围。图1是本专利技术的实施例中集成电路的制作流程图。如图1所示，所述包括以下步骤:S1:提供半导体衬底。S2:在半导体衬底的第一区域内形成埋入氧化层，埋入氧化层与半导体衬底表面具有间距。S3:在半导体衬底的第二区域形成第一阱。S4:同时在半导体衬底第一区域的埋入氧化层上方、半导体衬底第二区域的第一阱内形成浅沟槽隔离结构，以将SOI MOS电路、体硅CMOS电路与相邻有源区隔本文档来自技高网...

【技术保护点】
一种集成电路的制作方法，其特征在于，包括以下制作步骤：提供半导体衬底，所述半导体衬底包括第一区域、第二区域，所述第一区域用于形成SOI?MOS电路，所述第二区域用于形成体硅CMOS电路；在所述半导体衬底的第一区域内形成埋入氧化层，所述埋入氧化层与所述半导体衬底表面具有间距；在所述半导体衬底的第二区域形成第一阱；同时在所述第一区域的埋入氧化层上方、第二区域的第一阱内形成浅沟槽隔离结构，以将SOI?MOS电路、体硅CMOS电路与相邻有源区隔绝；同时在所述第一区域及第二区域的相邻浅沟槽隔离结构之间形成第二阱，所述第二阱的深度小于所述第一阱的深度；同时在所述第一区域及第二区域的第二阱上形成栅极；同时在所述栅极的两侧形成源极或漏极，以同时在所述SOI?MOS电路、体硅CMOS电路中形成晶体管。

【技术特征摘要】

【专利技术属性】
技术研发人员：李海艇，黄河，刘煊杰，
申请(专利权)人：中芯国际集成电路制造上海有限公司，
类型：发明
国别省市：