集成电路制造技术

本实用新型专利技术涉及一种集成电路，包括基板和被至少部分地布置在由绝缘区域限制的基板的有源区域内的对压应力非有利地敏感的至少一个部件。为了处理有源区域中的压应力，电路进一步包括至少定位于绝缘区域中并且包含配置以降低有源区域中的压应力的内部区域的至少一个电惰性沟槽。内部区域被利用多晶硅填充。多晶硅填充的沟槽可以进一步延伸通过绝缘区域并且到基板中。

【技术实现步骤摘要】
相关申请的交叉引用本申请要求来自用于2014年2月28日提交的专利第1451616号的法国申请的优先权，其公开通过引用并入本文。
本技术涉及集成电路，并且更具体地涉及有源区域的压应力的弛豫，例如NMOS晶体管的有源区域的压应力的弛豫。
技术介绍
在集成电路中，在由电绝缘区域(例如用例如二氧化硅填充的沟槽)包围的例如硅的有源半导体区域中和上制造晶体管。在绝缘区域内的MOS晶体管的制造固有地导致获得有源区域，由于在其外围处的绝缘区域的存在，该有源区域受压力应力。此外，虽然压应力的有源区域提升PMOS晶体管的性能，但是它相反地引起NMOS晶体管的性能的退化，特别是在载流子的迁移率方面。此外，高速晶体管的制造需要较小的沟道长度和宽度，并且通常制造的结构具有较高密度，这导致对于讨论中的技术非常小或者甚至最低限度的有源区域尺寸。因此非常困难或甚至不可能为了使它们的压应力弛豫的目的、为了所制造的结构的期望的密度的目的增加NMOS晶体管的有源区域的尺寸。
技术实现思路
根据一个实施例，提出降低对压应力非有利地敏感的部件的有源区域中的压应力，所述部件可以是例如NMOS晶体管或者有源电阻器，也就是说在有源区域中形成的部件，其电阻值可以随压应力改变，并且在不更改PMOS晶体管的特性的情况下这么做。特别地，对压应力非有利地敏感的部件是在压应力存在的情况下其特性中的至少一个特性被修改的部件，从而导致其性能的退化，这是例如对于NMOS晶体管的迁移率特性的情况。一个方面提供包括基板和至少一个对压应力非有利地敏感的部件(例如NMOS晶体管)的集成电路，所述部件至少部分地布置在由绝缘区域限定的基板的有源区域内。根据这方面的一般特性，集成电路包括至少定位于绝缘区域中并且包含被配置为允许在有源区域中的压应力的降低的内部区域的至少一个电惰性沟槽。部件被布置在其内的基板的有源区域是由于绝缘区域的存储而受压力应力的有源区域。特别地，总体上讲，形成绝缘区域的材料(例如二氧化硅)具有比形成有源区域的材料(通常为硅)更低的热膨胀系数。为此，在制作晶体管的方法结束时，绝缘区域受压力应力，由此引起有源区域中的压应力。此外，凭借电惰性沟槽的存在通过降低绝缘区域中的压应力降低有源区中的压应力(这些压应力得到弛豫)。此外，由于该沟槽被制造在绝缘区域内，因此它的制造对于集成电路的设计者是完全透明的，由于在不被用该绝缘区域的内容预先占据的情况下也就是说在该绝缘区域中的电惰性沟槽的存在的相关情况下，他简单地确定有源区域和绝缘区域的尺寸。这是因为该沟槽是力学活性的以便允许压应力的降低，但是整体电惰性的，也就是说它不能被连接到集成电路的任何其他电活性部件或元件或者到任何电势。至少一个沟槽与基板的部分有利地分开，并且就配置以便允许有源区域中的压应力的降低的沟槽内部区域而言多个实施例是可能的。因此，沟槽可以利用绝缘材料(例如二氧化硅)以非共形方式被部分填充以便留下剩余的未填充腔体，这提供更自由的表面并且允许绝缘区域中并因此有源区域中的应力的释放。根据另一可能的实施例，内部区域可以包含多晶的硅或者多晶硅。这是因为在沉积的非晶硅的再结晶后获得的这样的材料是张应力的材料，这进一步促进绝缘区域中并因此有源区中的压应力的降低。虽然电绝缘沟槽可以仅定位于绝缘区域内，但是根据一个实施例它可以具有定位于绝缘区域中并且通过定位于基板中的下部部分延伸的上部部分、配置以便允许当时定位于上部部分和下部部分中的有源区域中的压应力的降低的沟槽内部区域。在这样的实施例的情况下，压应力的更大的降低被获得。当沟槽的内部区域包含多晶硅时，对于沟槽的下部部分优选的是包括布置在多晶硅和基板之间的例如二氧化硅的电绝缘层。这是因为这使得有可能避免位错的发生，如果多晶硅与通常为单晶硅的基板的硅直接接触，则位错可以发生。定位为最接近有源区域边缘的沟槽的边缘与有源区域的边缘有利地分开与最小距离相等的距离，特别是为了遵守讨论中的技术的设计规则(设计规则手册)。由于在绝缘区域中形成的沟槽是电惰性的，因此它可以部分或者甚至全部包围有源区域，即使部件是NMOS晶体管。这是因为沟槽在晶体管的栅极多晶硅之下穿过并不然后创建寄生晶体管，并且使得有可能甚至进一步地降低有源区域中的压应力的事实。此外，附加的绝缘区域被布置在部件、有源区域和绝缘区域的上方，并且将部件与集成电路的第一金属化水平分离。当该附加的绝缘区域包括布置在部件有源区域和绝缘区域上方的受压力的绝缘下层(例如，CESL层(接触刻蚀停止层))时，在晶体管和绝缘区域上方的受压力的该绝缘下层也对有源区中的压应力的存在起作用。此外，有源区域的压应力的弛豫还可以通过布置在沟槽的至少一部分上方并且在受压力的绝缘下层下方的至少一个电惰性突起获得。换句话说，该突起局部抬升受压力的绝缘下层，这因此使得有可能弛豫有源区域中的压应力。该突起可以包括多晶硅。此外，当部件是NMOS晶体管时，突起有利地具有与晶体管的栅极的结构类似的结构。该突起可以至少部分地包围部件，例如有源电阻器。既然如此，当部件是其栅极区域具有在绝缘区域上方延伸的部分的NMOS晶体管时，该栅极区域部分与突起至少处于最小距离处以便不造成寄生结构并且以便遵守讨论中的技术的设计规则(DRM)。其位置被限定在“聚酯”掩膜上的该突起对于应力的释放是力学活性的、但是电学惰性的，因为它不被电连接。因此，突起和在绝缘区域中形成的电惰性沟槽的组合使得有可能进一步降低部件的有源区域中的压应力。为了更进一步地降低压应力，有可能在突起上堆叠电惰性接触区域，突起本身至少部分地定位于电惰性沟槽上方。因此，根据这样的实施例，集成电路此外包括延伸通过附加的绝缘区域并且至少与突起的上面部接触、可能甚至轻微地穿透该突起的电惰性接触区域，至少一个接触区域由至少一种与形成绝缘区域和附加的绝缘区域的材料不同的材料形成；该材料可以是金属，例如钨。既然如此，如果不可能提供在电惰性沟槽上方的突起，根据另一实施例，对于电惰性接触区域然而可以有可能延伸通过附加的绝缘区域以便至少与沟槽的部分的上面部接触，并且甚至轻微地穿透到该沟槽中。事实上，专利技术人已经观察到延伸通过附加的绝缘区域的接触以及特别是该附加的绝缘本文档来自技高网...

【技术保护点】
一种集成电路，其特征在于包括：基板；至少一个部件，对压应力非有利地敏感，所述至少一个部件被至少部分地布置在由在所述基板中形成的绝缘区域限定的所述基板的有源区域内；以及至少一个电惰性沟槽，定位为至少延伸至所述绝缘区域并且包含被配置为降低所述有源区域中的压应力的内部区域。

【技术特征摘要】
2014.02.28 FR 14516161.一种集成电路，其特征在于包括：
基板；
至少一个部件，对压应力非有利地敏感，所述至少一个部件被
至少部分地布置在由在所述基板中形成的绝缘区域限定的所述基板
的有源区域内；以及
至少一个电惰性沟槽，定位为至少延伸至所述绝缘区域并且包
含被配置为降低所述有源区域中的压应力的内部区域。
2.根据权利要求1所述的集成电路，其特征在于所述内部区域
包含多晶硅。
3.根据权利要求1所述的集成电路，其特征在于所述至少一个
电惰性沟槽包括：
上部部分，定位于所述绝缘区域中；以及
下部部分，从所述上部部分延伸并且定位于所述基板中，其中
所述内部区域定位于所述上部部分和所述下部部分二者中。
4.根据权利要求3所述的集成电路，其特征在于所述沟槽的所
述下部部分包括布置在所述内部区域和所述基板之间的电绝缘层。
5.根据权利要求1所述的集成电路，其特征在于定位为最接近
所述有源区域的边缘的所述沟槽的边缘与所述有源区域的边缘分离
的距离至少等于由用于制作所述集成电路的设计规则限定的最小距
离。
6.根据权利要求1所述的集成电路，其特征在于所述沟槽包围
所述有源区域。
7.根据权利要求1所述的集成电路，其特征在于进一步包括：
附加的绝缘区域，包括受压的绝缘下层并且被布置在所述部件、
所述有源区域和所述绝缘区域上方；以及
至少一个电惰性突起，被布置在所述沟槽的至少一部分上方以
及在受压的所述绝缘下层下方。
8.根据权利要求7所述的集成电路，其特征在于所述突起包括
多晶硅。
9.根据权利要求7所述的集成电路，其特征在于进一步包括电
惰性接触区域，所述电惰性接触区域延伸通过所述附加的绝缘区域
并且至少与所述电惰性突起的上面部接触，至少一个所述接触区域
由与形成所述绝缘区域和所述附加的绝缘区域的材料不同的至少一
种材料形成。
10.根据权利要...

【专利技术属性】
技术研发人员：C·里韦罗，G·鲍顿，P·弗纳拉，
申请(专利权)人：意法半导体鲁塞公司，
类型：新型
国别省市：法国;FR