用于存储数据的集成电路制造技术

一种用于存储数据的集成电路(10)，包括：存储器单元阵列(100)，所述存储器单元阵列(100)包括具有静态随机存取存储器架构的多个位单元(BC1，…，BCn)，多个位单元包括所述位单元中的第一位单元和第二位单元(BC1，BC2)。第一位单元和第二位单元(BC1，BC2)耦接至公共字线(WL_TOP)并且布置在存储器单元阵列(100)的不同列(C1，C2)中。在对第一位单元(BC1)的写入访问期间，第一位单元(BC1)经受写入操作，而第二位单元(BC2)是经受伪读取操作的半选中位单元。集成电路(10)使用两阶段写入方案来提高低操作电压环境下的写入能力。

【技术实现步骤摘要】

本专利技术涉及一种可以以低操作电压进行操作的用于存储数据的集成电路。本专利技术还涉及一种在低操作电压环境下进行操作的存储器设备以及一种用于操作用于存储数据的集成电路的方法。
技术介绍
缩放技术使得能够在单个管芯上集成更多的功能，从而增加了动态功率和泄漏。如今的电池操作便携式设备要求针对片上系统(S0C)的低功率。动态电压和频率缩放是用于通过较低的操作电压和低操作频率来减少S0C设计中的功率的最有效方法。包括具有带静态随机存取存储器(SRAM)架构的位单元的存储器单元阵列的用于存储数据的集成电路是大部分S0C设计的重要部分。较低的操作电压(VDDMIN)减少存储器单元阵列中的过驱动电压。收缩技术增加用于存储数据的集成电路的可变性，该可变性影响包括转化成低功能成品率的具有SRAM类型的位单元的存储器单元阵列的集成电路中的静态噪声容限(S_和写入容限(WM)。使用FINFET技术，位单元的静态噪声容限和写入容限由于对SRAM位单元设计的宽度限制约束而进一步恶化。通常，为了提高SRAM位单元的静态噪声容限，采用通过读取辅助电路的字线欠驱动方案来满足单元保持稳定性。然而，这种方案使单元的写入容限劣化，导致在低电压(VDDMIN)环境下进行操作时的写入失败。最先进的SRAM尝试在低电压VDDMIN环境下通过负位线或字线过驱动写入辅助电路来提高写入容限。基本上，写入辅助电路采用电压升压，其过驱动位单元的选通门以提高写入容限。但在电压更高的操作下，通过写入辅助电路的电压升压将越过最大可允许技术电压并且将对位单元选通门氧化物tM的可靠性产生不利影响，如热载流子注入和经时绝缘击穿。期望提供一种用于存储数据的集成电路，该集成电路使得能够提高低操作电压环境下的写入容限。
技术实现思路
用于存储数据的集成电路的实施方式包括:存储器单元阵列，所述存储器单元阵列包括具有静态随机存取存储器架构的多个位单元，多个位单元包括位单元中的第一位单元和第二位单元；以及多条字线和位线，所述多条字线和位线布置在存储器单元阵列的行和列中并且可操作地连接至多个位单元使得第一位单元和第二位单元耦接至字线中的一条字线，以及第一位单元耦接至位线中的第一位线并且第二位单元耦接至位线中的第二位线，其中，第一位线和第二位线布置在存储器单元阵列的不同列中。该集成电路还包括列地址解码器，所述列地址解码器用于选择第一位线和第二位线中的一条位线以用于传送要被写入耦接至第一位线和第二位线中的所选中的一条位线以及字线中的所述一条字线的第一位单元和第二位单元中的一个位单元的数据值。该集成电路包括写入驱动器，所述写入驱动器用于在对第一位单元和第二位单元中的所述一个位单元的写入访问期间将数据值提供给第一位线和第二位线中的所选中的一条位线以将数据值写入第一位单元和第二位单元中的所述一个位单元。写入驱动器耦接至第一位线和第二位线。该集成电路被配置成在写入操作模式下进行操作以在字线中的所述一条字线上生成字线电压，以将数据值写入第一位单元。列地址解码器被配置成在写入操作模式下针对对第一位单元的写入访问来选择第一位线。写入驱动器被配置成在写入操作模式下将数据值提供给第一位线。集成电路被配置成在写入操作模式下在对第一位单元的写入访问期间生成具有下述电压电平的字线电压，所述电压电平取决于第二位线的电压电平的过程。集成电路可以被配置成在写入操作模式的第一阶段和后继的第二阶段中进行操作。集成电路被配置成在写入操作模式的第一阶段中进行操作，使得字线电压在写入操作模式的第一阶段的开始处从第一电压电平例如0V增大到第二电压电平例如0.85XVDD的电压电平，第二电压电平保持不变直到写入操作模式的第一阶段结束为止，其中VDD是电源电压的电压电平。集成电路还被配置成在写入操作模式的第二阶段中进行操作，使得字线电压在写入操作模式的第二阶段的开始处从第二电压电平例如电源电压VDD的85%(0.85 X VDD)增大到第三电压电平例如电源电压电平VDD，第三电压电平保持不变直到写入操作模式的第二阶段结束为止。所描述的集成电路的两阶段写入方案使得能够使用比集成电路的额定电源电压电平VDD低30 %的电压来提高低操作电压环境下的写入容限。电源电压可以设置在集成电路的电源轨处。在所选中的位单元的整个写入操作中，针对列复用SRAM架构中的半选中位单元来保持健康的静态噪声容限。在更高的电压例如在额定电源电压以上约20%至30%的电压的情况下，两阶段写入方案通过不采用电压升压来提高低电压操作环境下的写入容限来不使位单元选通门氧化物tM的可靠性有风险。根据该集成电路的实施方式，可以借助于两阶段写入方案通过下述方式来实现在低操作电压环境下的提高的写入容限:在存储器单元阵列的SRAM位单元中使用适当的中等大小的选通门和下拉器件来应对在低操作电压(VDDMIN)环境下的依赖于可变性的写入容限劣化并且将字线电压电平驱动至电源轨。该方案非常适合于中等密度的SRAM存储器例如寄存器文件。 用于存储数据的集成电路可以包括在存储器设备中。根据用于操作用于存储数据的集成电路的方法的实施方式，所述方法可以包括下述步骤:设置存储器单元阵列，所述存储器单元阵列包括具有静态随机存取存储器架构的多个位单元，多个位单元包括位单元中的第一位单元和第二位单元；设置多条字线和位线，所述多条字线和位线布置在存储器单元阵列的行和列中并且可操作地连接至多个位单元使得第一位单元和第二位单元耦接至字线中的一条字线，以及第一位单元耦接至位线中的第一位线并且第二位单元耦接至位线中的第二位线，其中，第一位线和第二位线布置在存储器单元阵列的不同列中；设置列地址解码器，所述列地址解码器用于选择第一位线和第二位线中的一条位线以用于传送要被写入耦接至第一位线和第二位线中的所选中的一条位线以及字线中的所述一条字线的第一位单元和第二位单元中的一个位单元的数据值；以及设置写入驱动器，所述写入驱动器用于在对第一位单元和第二位单元中的所述一个位单元的写入访问期间将数据值提供给第一位线和第二位线中的所选中的一条位线以将数据值写入第一位单元和第二位单元中的所述一个位单元，所述写入驱动器耦接至第一位线和第二位线；在写入操作模式下操作集成电路以在字线中的所述一条字线上生成字线电压，以将数据值写入第一位单元；在写入操作模式下针对对第一位单元的写入访问来选择第一位线；在写入操作模式下将数据值提供给第一位线(BL1);以及在写入操作模式下在对第一位单元的写入访问期间生成具有下述电压电平的字线电压，所述电压电平取决于第二位线的电压电平的过程。—种电路描述，所述电路描述表示用于存储数据的集成电路和/或包括用于执行用于操作集成电路的方法的集成电路的存储器设备，所述电路描述可以存储在可读存储介质上并且在设计工具尤其是电子设计自动化工具中使用。【附图说明】图1示出了包括列复用SRAM架构的集成电路的实施方式；图2示出了针对最差5 σ位单元静态噪声容限的仿真结果；图3示出了使用两阶段写入方案来提高位单元写入容限的集成电路的字线和位线的电压电平；图4示出了针对最差5 σ位单元写入容限的仿真结果；图5示出了具有两阶段写入方案架构的用于存储数据的集成电路的实施方式；以及图6示出了说明两阶段写入方案的时序图。【具本文档来自技高网...

【技术保护点】
一种用于存储数据的集成电路，包括：存储器单元阵列(100)，所述存储器单元阵列(100)包括具有静态随机存取存储器架构的多个位单元(BC1，…，BCn)，所述多个位单元包括所述位单元中的第一位单元和第二位单元(BC1，BC2)；多条字线(WL_0，...，WL_TOP)和位线(BL1，...，BLn)，所述多条字线(WL_0，...，WL_TOP)和位线(BL1，...，BLn)布置在所述存储器单元阵列的行(R0，...，RTOP)和列(C1，...，Cn)中并且可操作地连接至所述多个位单元(BC1，…，BCn)，使得所述第一位单元和所述第二位单元(BC1，BC2)耦接至所述字线中的一条字线(WL_TOP)，以及所述第一位单元(BC1)耦接至所述位线中的第一位线(BL1)并且所述第二位单元(BC2)耦接至所述位线中的第二位线(BL2)，其中，所述第一位线和所述第二位线(BL1，BL2)布置在所述存储器单元阵列(100)的不同列(C1，C2)中；列地址解码器(200)，所述列地址解码器(200)用于选择所述第一位线和所述第二位线(BL1，BL2)中的一条位线以用于传送要被写入耦接至所述第一位线和所述第二位线(BL1，BL2)中的所选中的一条位线以及所述字线中的所述一条字线(WL_TOP)的所述第一位单元和所述第二位单元(BC1，BC2)中的一个位单元的数据值(D)；写入驱动器(300)，所述写入驱动器(300)用于在对所述第一位单元和所述第二位单元(BC1，BC2)中的所述一个位单元的写入访问期间将所述数据值(D)提供给所述第一位线和所述第二位线(BL1，BL2)中的所选中的一条位线以将所述数据值(D)写入所述第一位单元和所述第二位单元(BC1，BC2)中的所述一个位单元，所述写入驱动器(300)耦接至所述第一位线和所述第二位线(BL1，BL2)；其中，所述集成电路(10)被配置成在写入操作模式下被操作以在所述字线中的所述一条字线(WL_TOP)上生成字线电压(WLV)，以将所述数据值(D)写入所述第一位单元(BC1)；其中，所述列地址解码器(200)被配置成在所述写入操作模式下针对对于所述第一位单元(BC1)的写入访问来选择所述第一位线(BL1)；其中，所述写入驱动器(200)被配置成在所述写入操作模式下将所述数据值(D)提供给所述第一位线(BL1)；其中，所述集成电路(10)被配置成在所述写入操作模式下在对于所述第一位单元(BC1)的写入访问期间生成具有下述电压电平的字线电压(WLV)，所述电压电平取决于所述第二位线(BL2)的电压电平的过程。...

【技术特征摘要】
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【专利技术属性】
技术研发人员：苏尔坦·M·西迪基，赛伦德拉·沙拉德，赫曼特·瓦茨，阿米特·哈努娅，
申请(专利权)人：新思科技有限公司，
类型：发明
国别省市：美国;US