一种半导体器件制作方法技术

本发明专利技术公开了一种半导体器件制作方法，该方法利用双块嵌段共聚物的自组装特别，在半导体器件上形成通孔。在一个实施例中，该方法还被进一步用来形成双大马士革结构。在形成双大马士革结构的过程中，由于双块嵌段共聚物的自组装特性，能够保证通孔的位置与沟槽的位置实现自对准，从而提高了半导体器件的性能和成品率，有效降低了制造成本。

【技术实现步骤摘要】

本专利技术涉及半导体领域，特别涉及。
技术介绍
随着半导体技术的发展，半导体器件的关键尺寸不断减小，如何获得尺寸更小的通孔、如何在例如双大马士革结构等的半导体器件结构中使通孔和沟槽精确对准等问题逐渐成为人们关心的问题。当前的半导体器件后段制程中广泛采用金属掩膜层的方案。图1A-图1E示出现有技术中在半导体器件上形成通孔和沟槽的过程。如图1A所示，一个示例性的半导体器件包括金属铜层108、电解质层107、衬垫层(Liner) 106、超低介电常数电介质ELK层105、低介电常数电介质LK层104、氧化硅层103、以及金属硬掩膜层102。在金属硬掩膜层102上首先形成光致抗蚀剂层101并进行曝光和显影，使需要去除的金属硬掩膜层102部分暴露出来。然后，如图1B所示，对金属硬掩膜层102进行刻蚀。接下来，如图1C所示，再次涂敷光致抗蚀剂109并进行曝光和显影，使得半导体器件上需要形成通孔的位置被暴露出来。接下来，如图1D所示，对半导体器件进行刻蚀，形成通孔110。从图1D中可以看至IJ，该示例性的通孔从半导体器件的表面一直延伸到Liner层106上。接下来，如图1E所示，去除金属硬掩膜层102上的光致抗蚀剂109，然后以金属硬掩膜层102为掩模进一步进行刻蚀，从而形成沟槽111。在图1E的示例中，该沟槽既可以单独形成，也可以按照与通孔110对准的方式来形成，从而形成双大马士革结构。然而，利用上述方法制备的半导体器件中，双大马士革结构的沟槽与通孔之间往往出现相对位置的偏移，很难真正对准。例如图2A-2C示出了通孔与沟槽的相对位置关系。图2A示出了通孔203与沟槽201在对准情况下的相对位置，这是一种最理想的情况。附图标记202表示硬掩膜(例如TiN)。图2B示出了通孔203相对沟槽201在垂直方向上发生偏移的情况。在这种情况下，虽然沟槽201与通孔203之间存在偏移，但是由于通孔203仍处在沟槽201之内，所以这种情况是可以接受的误差。图2C示出了通孔203相对沟槽201在水平方向上发生偏移的情况。如图2C所示，由于沟槽201宽度的限制，这种水平方向的偏移很容易导致通孔203的一部分进入硬掩膜202的区域。在半导体器件的制作过程中，这种情况是不期望的，希望能够避免。S.Kim提出了一种通过自组装的方式形成沟槽的方法(参见“ProcessSimulation of Block Copolymer Lithography，，，Proceedings of 10th IEEEInternational Conference on Nanotechnology Joint Symposium with Nano Korea2010.)。在该方法中，通过制图外延的方式或者使用化学表面图案化的方式来弓丨导自组装的进行，通过退火处理使得聚苯乙烯-嵌段-聚(甲基丙烯酸甲酯)共聚物(PS-b-PMMA)中，所述聚苯乙烯(PS)单体与聚(甲基丙烯酸甲酯)(PMMA)单体分离，从而在衬底上形成PS和PMMA的单体线条，这两种单体线条彼此间隔，在紫外光照射下利用乙酸选择性地去除PMMA线条，从而在衬底上形成沟槽。
技术实现思路
本专利技术的专利技术人发现上述现有技术中存在问题，并因此针对所述问题中的至少一个问题提出了一种新的技术方案。本专利技术的一个目的是提供一种制作半导体器件的技术方案。根据本专利技术的第一方面，提供了，包括以下步骤:在半导体器件表面形成基本对称的闭合边框；在所述闭合边框中填充双块嵌段共聚物，所述双块嵌段共聚物包括第一单体和第二单体；对所述双块嵌段共聚物进行自组装处理，从而在闭合边框中心区域形成第一单体的圆形图案，所述第二单体位于第一单体的周围；去除第一单体；以第二单体为掩模进行刻蚀，从而形成通孔。优选地，该方法还包括:在形成通孔之后，去除第二单体。优选地，所述闭合边框为矩形边框。优选地，所述矩形边框包括第一边、第二边、第三边和第四边，所述第一边与第三边彼此相对，第二边与第四边彼此相对，并且所述方法还包括:由硬掩膜形成所述矩形边框的第一边和第三边，以及在去除第二单体之后，以所述硬掩膜为掩模进行刻蚀，从而形成双大马士革结构。优选地，该方法还包括:在形成双大马士革结构之后，去除所述矩形边框。优选地，由硬掩膜形成所述矩形边框的第一边和第三边的步骤包括:在所述半导体器件上沉积硬掩膜；以及对所述硬掩膜进行选择性刻蚀。优选地，该方法还包括:由光致抗蚀剂形成所述矩形边框的第二边和第四边。优选地，由光致抗蚀剂形成所述矩形边框的第二边和第四边的步骤包括:在所述半导体器件上形成光致抗蚀剂层；以及对所述光致抗蚀剂层进行曝光和显影。优选地，由光致抗蚀剂形成所述矩形边框的第二边和第四边的步骤还包括:在所述半导体器件上形成底部抗反射涂层；以及对所述底部抗反射涂层进行选择性刻蚀。优选地，通过调整所述双块嵌段共聚物中第一单体与第二单体的质量比来控制所述第一单体的圆形图案的直径。优选地，所述第一单体的圆形图案的直径大于或等于所要形成的通孔的直径。优选地，在以第二单体为掩模进行刻蚀的过程中进一步控制所述通孔的直径。优选地，所述第一单体与第二单体的质量比为10% -50%。优选地，所述双块嵌段共聚物为聚苯乙烯-嵌段-聚(甲基丙烯酸甲酯)共聚物，所述第一单体为聚苯乙烯，所述第二单体为聚(甲基丙烯酸甲酯)。 优选地，所述自组装处理为溶剂熏蒸或退火处理。优选地，所述刻蚀为干法刻蚀。其中，所述干法刻蚀的气体包括Ar、O2、C4F8、CH2F2、CF4 或 CHF3。本专利技术的一个优点在于能够在半导体器件中利用双块嵌段共聚物的自组装处理来形成通孔。通过以下参照附图对本专利技术的示例性实施例的详细描述，本专利技术的其它特征及其优点将会变得清楚。附图说明参照附图，根据下面的详细描述，可以更加清楚地理解本专利技术，其中:图1A-1E是示出现有技术中在半导体器件上形成通孔和沟槽的过程的示意图。图2A-2C是示出半导体器件制作过程中，通孔与沟槽的相对位置关系的示意图。图3是根据本专利技术的一个实施例的半导体器件的制作方法的流程图。图4A-图4F是根据本专利技术的一个实施例的半导体器件的制作过程的示意图。图5A-图是根据本专利技术的一个实施例的半导体器件的制作过程的示意图。图6A-图6C是根据本专利技术的一个实施例的半导体器件的制作过程的示意图。具体实施例方式现在将参照附图来详细描述本专利技术的各种示例性实施例。应注意到:除非另外具体说明，否则在这些实施例中阐述的部件和步骤的相对布置、数字表达式和数值不限制本专利技术的范围。同时，应当明白，为了便于描述，附图中所示出的各个部分的尺寸并不是按照实际的比例关系绘制的。以下对至少一个示例性实施例的描述实际上仅仅是说明性的，决不作为对本专利技术及其应用或使用的任何限制。对于相关领域普通技术人员已知的技术、方法和设备可能不作详细讨论，但在适当情况下，所述技术、方法和设备应当被视为授权说明书的一部分。在这里示出和讨论的所有示例中，任何具体值应被解释为仅仅是示例性的，而不是作为限制。因此，示例性实施例的其它示例可以具有不同的值。应注意到:相似的标号和字母在下面的附图中表示类似项，因此，一旦某一项在一个附图中被定义，则在随后的附图中不需要对其进行进一步讨论。下面结合图3和图4A-图4F详细本文档来自技高网...

【技术保护点】
一种半导体器件制作方法，包括以下步骤：在半导体器件表面形成基本对称的闭合边框；在所述闭合边框中填充双块嵌段共聚物，所述双块嵌段共聚物包括第一单体和第二单体；对所述双块嵌段共聚物进行自组装处理，从而在闭合边框中心区域形成第一单体的圆形图案，所述第二单体位于第一单体的周围；去除第一单体；以第二单体为掩模进行刻蚀，从而形成通孔。

【技术特征摘要】
1.一种半导体器件制作方法，包括以下步骤: 在半导体器件表面形成基本对称的闭合边框； 在所述闭合边框中填充双块嵌段共聚物，所述双块嵌段共聚物包括第一单体和第二单体； 对所述双块嵌段共聚物进行自组装处理，从而在闭合边框中心区域形成第一单体的圆形图案，所述第二单体位于第一单体的周围； 去除第一单体； 以第二单体为掩模进行刻蚀，从而形成通孔。2.根据权利要求1所述的方法，还包括:在形成通孔之后，去除第二单体。3.根据权利要求2所述的方法，其中，所述闭合边框为矩形边框。4.根据权利要求3所述的方法，其中，所述矩形边框包括第一边、第二边、第三边和第四边，所述第一边与第三边彼此相对，第二边与第四边彼此相对，并且所述方法还包括: 由硬掩膜形成所述矩形边框的第一边和第三边，以及 在去除第二单体之后，以所述硬掩膜为掩模进行刻蚀，从而形成双大马士革结构。5.根据权利要求4所述的方法，还包括:在形成双大马士革结构之后，去除所述矩形边框。6.根据权利要求4所述的方法，其中，由硬掩膜形成所述矩形边框的第一边和第三边的步骤包括: 在所述半导体器件上沉积硬掩膜；以及 对所述硬掩膜进行选择性刻蚀。7.根据权利要求4所述的方法，还包括:由光致抗蚀剂形成所述矩形边框的第二边和第四边。8.根据权利要求7所述的方法，其中，由光致抗蚀剂形成所...

【专利技术属性】
技术研发人员：王冬江，张海洋，
申请(专利权)人：中芯国际集成电路制造北京有限公司，
类型：发明
国别省市：