薄膜晶体管的制造方法技术

本发明专利技术属于显示技术领域，公开了一种薄膜晶体管的制造方法，本发明专利技术所提供的薄膜晶体管的制造方法，通过慢速生成模式形成栅绝缘层和半导体层接触界面上的薄膜，结构致密，结晶颗粒小且均匀，接触电阻小，保证了该接触界面的导电能力，使薄膜晶体管具有开关功能。对于不在该接触界面上的薄膜则采用快速生成模式形成，既可以缩短生产时间，提高制造设备的利用率和生产产能，又可以确保栅绝缘层薄膜的厚度，保证薄膜晶体管的质量。

【技术实现步骤摘要】

本专利技术涉及显示
，特别是涉及一种。
技术介绍
薄膜晶体管液晶显不器(ThinFilm Transistor-Liquid Crystal Display,简称TFT-LCD)具有体积小、功耗低、无辐射、制造成本相对较低等特点，在当前的平板显示器市场占据了主导地位。薄膜晶体管(Thin Film Transistor，简称TFT)阵列基板是TFT-LCD的重要部件之一。在TFT阵列基板上形成有由横纵交叉的栅线和数据线所限定的像素矩阵，每个像素包括一个TFT，通过TFT的开、关来控制显示器的显示 。其中，每个TFT还包括依次形成在栅线和数据线之间的栅绝缘层和有源层，有源层包括半导体层和掺杂半导体层，栅绝缘层的厚度一般在4000人左右，半导体层和掺杂半导体层的总厚度一般在1700A左右。在生产工艺过程中，栅绝缘层薄膜、半导体层薄膜和掺杂半导体层薄膜通常是通过沉积或溅射工艺形成的，这两种工艺均具有快速生成模式和慢速生成模式两种模式，其中，快速生成模式的生成速度快，膜质疏松，但层与层之间的界面电阻大，而慢速生成模式的生成速度慢，膜质致密，但层与层之间的界面电阻小。对于TFT阵列基板的制造，形成栅绝缘层、半导体层和掺杂半导体层的时间(对于八代线TFT阵列基板，形成这三层的时间为170s左右，其中，TFT行业以衬底基板的大小作为几代线的划分标准)一般都比较长，比其他工艺的时间(如:对于八代线TFT阵列基板，形成栅电极和源漏极的时间为68s左右)要长很多。如果这三层薄膜均采取慢速生成模式形成，则会使得整个TFT阵列基板的制造时间远远超出工厂的要求，还容易造成灰尘等缺陷，引起产品不良。如果为了缩短制造时间而减少这三层的整体厚度，则会由于栅绝缘层薄膜的厚度偏薄造成源漏极与栅电极的短路，导致TFT不具有开关功能。如果这三层薄膜均采取快速生成模式形成，则会使栅绝缘层和半导体层接触界面的电阻较大，该界面作为TFT的电荷传导层，导电能力的下降会严重影响TFT的开关功能。
技术实现思路
(一)要解决的技术问题本专利技术要解决的技术问题是提供一种，以缩短形成栅绝缘层、半导体层和掺杂半导体层的时间，提高制造设备的利用率和生产产能，并保证薄膜晶体管的质量。(二)技术方案为了解决上述技术问题，本专利技术提供一种，包括在栅电极图案和源漏极图案之间形成栅绝缘层和有源层图案的步骤，其中，形成栅绝缘层的步骤包括:通过快速生成模式形成第一栅绝缘层薄膜，和通过慢速生成模式形成第二栅绝缘层薄膜，其中，第一栅绝缘层薄膜位于栅电极图案和第二栅绝缘层薄膜之间；形成有源层图案的步骤包括:通过慢速生成模式形成第一半导体层薄膜，和通过快速生成模式形成第二半导体层薄膜，其中，第二半导体层薄膜位于源漏极图案和第一半导体层薄膜之间；在第二半导体层薄膜和源漏极图案之间形成掺杂半导体层薄膜；通过构图工艺形成有源层图案。如上所述的，优选的是，每生成1000A厚度的所述第一栅绝缘层薄膜的时间小于10秒，或每生成IOOOA厚度的所述第二半导体层薄膜的时间小于30秒时为快速生成模式。如上所述的，优选的是，每生成1000A厚度的所述第二栅绝缘层薄膜的时间不小于10秒，或每生成1000A厚度的所述第一半导体层薄膜的时间不小于30秒时为慢速生成模式。如上所述的，优选的是，所述第一栅绝缘层薄膜的厚度大于所述第二栅绝缘层薄膜的厚度。如上所述的，优选的是，所述第一栅绝缘层薄膜的厚度为3000-3500A,所述第二栅绝缘层薄膜的厚度为500-1000人。如上所述的，优选的是，所述第二半导体层薄膜的厚度大于所述第一半导体层薄膜的厚度。如上所述的，优选的是，所述第一半导体层薄膜的厚度为300-5OOA，所述第二半导体层薄膜的厚度为1000 1500A。如上所述的，优选的是，所述掺杂半导体层薄膜的厚度为300- 400 A,,(三)有益效果本专利技术所提供的，通过慢速生成模式形成栅绝缘层和半导体层接触界面上的薄膜，结构致密，结晶颗粒小且均匀，接触电阻小，保证了该接触界面的导电能力，使薄膜晶体管具有开关功能。对于不在该接触界面上的薄膜则采用快速生成模式形成，既可以缩短生产时间，提高制造设备的利用率和生产产能，又可以确保栅绝缘层薄膜的厚度，保证薄膜晶体管的质量。附图说明图1为本专利技术实施例中薄膜晶体管的结构示意图；其中，1:栅电极；2:第一栅绝缘层薄膜；3:第二栅绝缘层薄膜；4:第一半导体层；5:第二半导体层；6:掺杂半导体层；7:源电极；8:漏电极；9:数据线；10:衬底基板；11:沟道。具体实施例方式下面结合附图和实施例，对本专利技术的具体实施方式作进一步详细描述。以下实施例用于说明本专利技术，但不用来限制本专利技术的范围。结合图1所示，本专利技术实施例中的包括在栅电极I图案和源漏极(包括源电极7和漏电极8)图案之间形成栅绝缘层和有源层图案的步骤，其中，形成栅绝缘层的步骤包括:通过快速生成模式形成第一栅绝缘层薄膜2，和通过慢速生成模式形成第二栅绝缘层薄膜3，其中，第一栅绝缘层薄膜2位于栅电极I图案和第二栅绝缘层薄膜3之间；具体的，可以通过等离子体化学气相沉积和磁控溅射等工艺形成第一栅绝缘层薄膜2和第二栅绝缘层薄膜3。以等离子体化学气相沉积为例，对于等离子体化学气相沉积设备(Plasma Chemical Vapor Deposition Equipment,简称“PECVD”)，通过调节等离子体的电场强度和制程气体流量的大小来实现快速生成模式和慢速生成模式这两种工作模式。其中，第一栅绝缘层薄膜2和第二栅绝缘层薄膜3可以为氮化硅(SiNx)介电层或氧化硅介电层，还可以为氮化硅和氧化硅的复合介电层。由于第二栅绝缘层薄膜3位于栅绝缘层(包括第一栅绝缘层薄膜2和第二栅绝缘层薄膜3)和半导体层的接触界面上，而第一栅绝缘层薄膜2不在栅绝缘层和半导体层的接触界面上，为缩短形成栅绝缘层的工艺时间，优选第一栅绝缘层薄膜2的厚度大于第二栅绝缘层薄膜3的厚度，还可以保证栅绝缘层薄膜的厚度，防止源电极7、漏电极8与栅电极I短路。虽然靠近栅电极I的第一栅绝缘层薄膜2为快速生成模式形成，结构比较疏松，但是该层并无电荷通过，不会对薄膜晶体管的开关功能产生不良影响。优选的，本实施例中第一栅绝缘层薄膜2的厚度可以为3000-.-3500A,第二栅绝缘层薄膜3的厚度可以为500-、1000A。形成有源层图案的步骤包括:S1、通过慢速生成模式形成第一半导体层薄膜4，和通过快速生成模式形成第二半导体层薄膜5，其中，第二半导体层薄膜5位于源漏极图案(包括源电极7和漏电极8)和第一半导体层薄膜4之间；具体的，可以通过等离子体化学气相沉积和磁控溅射等工艺形成第一半导体层薄膜4和第二半导体层薄膜5。以等离子体化学气相沉积为例，对于等离子体化学气相沉积设备(Plasma Chemical Vapor Deposition Equipment,简称“PECVD”)，通过调节等离子体的电场强度和制程气体流量的大小来实现快速生成模式和慢速生成模式这两种工作模式。其中，第一半导体层薄膜4和第二半导体层薄膜5可以为非晶硅层。由于第一半导体层薄膜4位于栅绝缘层和半导体层(包括第一半导体层薄膜4和第二半导体层薄膜5)的接触界面上，而第二半导体层薄膜5不在栅绝缘层和半导体层的接本文档来自技高网...

【技术保护点】
一种薄膜晶体管的制造方法，包括在栅电极图案和源漏极图案之间形成栅绝缘层和有源层图案的步骤，其特征在于，形成栅绝缘层的步骤包括：通过快速生成模式形成第一栅绝缘层薄膜，和通过慢速生成模式形成第二栅绝缘层薄膜，其中，第一栅绝缘层薄膜位于栅电极图案和第二栅绝缘层薄膜之间；形成有源层图案的步骤包括：通过慢速生成模式形成第一半导体层薄膜，和通过快速生成模式形成第二半导体层薄膜，其中，第二半导体层薄膜位于源漏极图案和第一半导体层薄膜之间；在第二半导体层薄膜和源漏极图案之间形成掺杂半导体层薄膜；通过构图工艺形成有源层图案。

【技术特征摘要】
1.一种薄膜晶体管的制造方法，包括在栅电极图案和源漏极图案之间形成栅绝缘层和有源层图案的步骤，其特征在于，形成栅绝缘层的步骤包括: 通过快速生成模式形成第一栅绝缘层薄膜，和通过慢速生成模式形成第二栅绝缘层薄膜，其中，第一栅绝缘层薄膜位于栅电极图案和第二栅绝缘层薄膜之间； 形成有源层图案的步骤包括: 通过慢速生成模式形成第一半导体层薄膜，和通过快速生成模式形成第二半导体层薄膜，其中，第二半导体层薄膜位于源漏极图案和第一半导体层薄膜之间； 在第二半导体层薄膜和源漏极图案之间形成掺杂半导体层薄膜； 通过构图工艺形成有源层图案。2.根据权利要求1所述的薄膜晶体管的制造方法，其特征在于，每生成IOOOA厚度的所述第一栅绝缘层薄膜的时间小于 ο秒，或 每生成1000A厚度的所述第二半导体层薄膜的时间小于30秒时为快速生成模式。3.根据权利要求1所述的薄膜晶体管的制造方法，其特征在于，每...

【专利技术属性】
技术研发人员：姜清华，李小和，
申请(专利权)人：京东方科技集团股份有限公司，合肥京东方光电科技有限公司，
类型：发明
国别省市：