一种用于制造半导体器件的方法技术

提供一种用于制造半导体器件的方法。该方法包括提供具有水平表面（15）的半导体本体（40）。在水平表面（15）上形成外延硬掩膜。通过相对于外延硬掩膜在水平表面（15）上选择性外延形成外延区域（2a，3），使得外延区域（2a，3）适应于外延硬掩膜。在半导体本体（40）中形成垂直沟槽（18，19）。在垂直沟槽（18，19）的下部形成绝缘场板（12）且在绝缘场板（12）上方形成绝缘栅电极（11）。而且，提供一种用于形成场效应半导体器件的方法。

【技术实现步骤摘要】

本说明书涉及用于制造半导体器件、尤其是具有减小的米勒电容的沟槽栅极场效应半导体器件的方法的实施例。
技术介绍
诸如计算机技术、移动通信技木、转换电学能量和驱动电马达或电机器之类的汽车、消费和エ业应用中的现代器件的很多功能依赖于场效应半导体晶体管。为了改善晶体管开关速度和/或減少损耗，除了缩小晶体管尺寸的进ー步进展之夕卜，正在进行的发展是减小寄生器件电容，诸如与场效应晶体管的栅电极和漏极区域之间栅极ー漏极电荷Qgd相关的米勒电容。栅极-漏极电荷Qgd与交叠面积成比例且反比于沿着栅电极的栅极电介质的厚度。已经提出尤其针对具有布置在沟槽中的绝缘栅电极的沟槽栅极场效应晶体管减小Qgd的若干方法。这些方法包括减小沟槽宽度、沿着沟槽底部使用较厚电介质、沿着沟槽平坦底部部分消除部分栅极、使得n沟道场效应晶体管的p型阱区域延伸得比栅极沟槽稍深以及直接在n沟道场效应晶体管的栅极沟槽下面布置附加p型区域。这些技术中的每ー个具有其自己的优点和缺点。ー些需要较复杂的エ艺技术，而另一些在不对其他器件特性造成不利影响的条件下在减小Qgd方面并不如此有效。再者，经常需要最小化与变化的エ序条件相关的Qgd变化，例如用于改善可靠性和/或最小化功率半导体器件的不同栅电极的米勒电容变化。
技术实现思路
根据ー个实施例，提供一种用于形成半导体器件的方法。该方法包括提供具有水平表面的半导体本体。在水平表面上形成外延硬掩膜。通过相对于外延硬掩膜在水平表面上选择性外延形成外延区域，使得外延区域适应于外延硬掩膜。在半导体本体中形成垂直沟槽。在垂直沟槽的下部形成绝缘场板且在绝缘场板上方形成绝缘栅电极。形成绝缘场板包括形成场氧化物。场氧化物在垂直方向向上延伸到外延区域。根据ー个实施例，提供一种用于形成半导体器件的方法。该方法包括提供具有水平表面的半导体本体。在水平表面上形成外延硬掩膜。通过选择性外延相对于外延硬掩膜选择性的外延沉积，在半导体本体上沉积半导体材料，使得在垂直剖面中，形成至少两个空间隔开的外延区域。典型地，在选择性外延之后，半导体材料被向回抛光到外延硬掩膜。相对于半导体材料选择性地去除外延硬掩膜，使得在垂直剖面中，该至少两个空间隔开的外延区域的侧壁露出。形成沟槽硬掩膜。在垂直剖面中，沟槽硬掩膜包括外延区域的每ー个侧壁上的电介质层，例如氮化物层。使用沟槽硬掩膜作为蚀刻掩膜，垂直沟槽被蚀刻到半导体本体中。形成在垂直剖面中布置在该至少两个空间隔开的外延区域之间的绝缘栅电扱。根据ー个实施例，提供一种用于形成半导体器件的方法。该方法包括提供具有水平表面的半导体本体。通过热氧化和光刻，在水平表面上形成外延硬掩膜。通过选择性外延相对于外延硬掩膜选择性的外延沉积，在半导体本体上沉积半导体材料，使得在垂直剖面中，形成至少两个空间隔开的外延区域。典型地，在选择性外延之后，半导体材料被向回抛光到外延硬掩膜。相对于半导体材料选择性地去除外延硬掩膜，使得在垂直剖面中，该至少两个空间隔开的外延区域的侧壁露出。形成沟槽硬掩膜。在垂直剖面中，沟槽硬掩膜包括外延区域的每ー个侧壁上的电介质层，例如氮化物层。使用沟槽硬掩膜作为蚀刻掩膜，垂直沟槽被蚀刻到半导体本体中。在垂直沟槽的下部形成场板。形成在垂直剖面中布置在该至少两个空间隔开的外延区域之间的绝缘栅电扱。根据ー个实施例，提供一种用于形成半导体器件的方法。该方法包括提供具有水平表面的半导体本体。在水平表面上形成沟槽硬掩膜且在半导体本体中形成自对准于沟槽硬掩膜的垂直沟槽。在垂直沟槽的下部形成绝缘场板。形成自对准于沟槽硬掩膜的外延硬掩膜。相对于外延硬掩膜选择性地去除沟槽硬掩膜以部分地露出半导体本体。通过选择性外延相对于外延硬掩膜选择性的外延沉积，在半导体本体上沉积半导体材料，使得在垂直剖面中，形成至少两个空间隔开的外延区域。典型地，在选择性外延之后，半导体材料被向回抛光到外延硬掩膜。外延硬掩膜被去除，使得在垂直剖面中，该至少两个空间隔开的外延区域的侧壁露出。形成在垂直剖面中布置在该至少两个空间隔开的外延区域之间的绝缘栅电极。根据ー个实施例，提供一种用于形成半导体器件的方法。该方法包括提供具有水平表面和布置在水平表面上的硬掩膜层的半导体本体。在硬掩膜层和半导体本体中形成垂直沟槽。在垂直沟槽的侧壁和底壁上形成场氧化物。在垂直沟槽的下部形成场板。在场板上形成绝缘区域。形成至少覆盖沟槽硬掩膜和场氧化物的上部的衬垫层。在垂直沟槽的上部形成电介质插塞，使得电介质插塞延伸超出水平表面。沟槽硬掩膜被去除以部分地露出半导体本体。在垂直剖面中，通过选择性外延在露出的半导体本体上形成至少两个空间隔开的外延区域。典型地，在选择外延之后，在垂直剖面中，该至少两个空间隔开的外延区域被向回抛光到电介质插塞。在垂直剖面中，该至少两个空间隔开的外延区域的侧壁露出。露出至少两个空间隔开的外延区域的侧壁包括去除至少位于该至少两个空间隔开的外延区域之间的电介质插塞。当阅读下面的详细描述且当查看附图时，本领域技术人员将意识到附加特征和优点。附图说明附图中的组件没有必要按比例绘制，而是将重点放在说明本专利技术的原理上。此外，在附图中,相似的參考标号指相应的部件。在附图中: 图1至9以垂直剖面示意性说明根据ー个或更多实施例的制造エ艺； 图10至23以垂直剖面示意性说明根据ー个或更多实施例的制造エ艺； 图24至34以垂直剖面示意性说明根据ー个或更多实施例的制造エ艺； 图35至40以垂直剖面示意性说明根据ー个或更多实施例的制造エ艺。具体实施例方式在下面的详细描述中，对附图做出參考，附图形成本说明书的一部分且通过其中可以实践本专利技术的说明性特定实施例示出。就这方面而言，參考描述的(多个)附图的取向使用诸如“顶”、“底”、“前”、“后”、“前列”、“拖尾”等方向术语。因为实施例的组件可以以很多不同取向布置，方向术语用于说明性目的而绝非限制。应当理解，可以使用其他实施例，且可以在不偏离本专利技术的范围的条件下做出结构或逻辑变化。因此下面的详细描述并不具有限制意义，且本专利技术的范围由所附权利要求限定。现在将对本公开的实施方式做參考，一个或多个其示例在附图中说明。每个示例以解释的方式提供且并不意味着本专利技术的限制。例如，作为ー个实施例的一部分说明或描述的特征可以用在其他实施例上或与其他实施例的特征结合使用以得出另ー实施例。旨在表明，本专利技术包括这种修改和变化。使用特定语言描述实施例，其不应被解读为限制了所附权利要求的范围。附图没有按比例绘制且仅用于说明性目的。为清楚起见，如果没有声明，在不同附图中，相同的元件或制造步骤由相同的參考符号表示。当在本说明书中使用吋，术语“水平”旨在描述基本平行于半导体基底或本体的第一或主水平表面的取向。这例如能够是晶片或管芯的表面。当在本说明书中使用吋，术语“垂直” g在描述基本垂直于第一表面、即平行于半导体基底或本体的第一表面的法向的取向。在本说明书中，n掺杂被称为第一导电类型而p掺杂被称为第二导电类型。备选地，半导体器件可以使用相反掺杂关系形成，使得第一导电类型能够是P掺杂且第二导电类型能够是n掺杂。再者，一些图通过在掺杂类型附近指示“-”或“ + ”说明相对掺杂浓度。例如，“ n_”表示比“n”掺杂区域的掺杂浓度小的掺杂浓度，而“n+”掺杂区域具有比本文档来自技高网...

【技术保护点】
一种用于形成半导体器件的方法,包括：提供具有水平表面（15）的半导体本体（40）；在水平表面（15）上形成外延硬掩膜；通过相对于外延硬掩膜在水平表面（15）上选择性外延形成外延区域（2a，3），使得外延区域（2a，3）适应于外延硬掩膜；形成从水平表面（15）到半导体本体（40）中的垂直沟槽（18，19）；在垂直沟槽（18，19）的下部形成绝缘场板（12），包括形成场氧化物；以及在绝缘场板（12）上方形成绝缘栅电极（11），使得场氧化物在垂直方向向上延伸到外延区域（2a，3）。

【技术特征摘要】
2011.01.13 US 13/005,6941.一种用于形成半导体器件的方法，包括: 提供具有水平表面(15)的半导体本体(40)； 在水平表面(15)上形成外延硬掩膜； 通过相对于外延硬掩膜在水平表面(15)上选择性外延形成外延区域(2a，3)，使得外延区域(2a，3)适应于外延硬掩膜； 形成从水平表面(15)到半导体本体(40)中的垂直沟槽(18，19)； 在垂直沟槽(18，19)的下部形成绝缘场板(12)，包括形成场氧化物；以及在绝缘场板(12)上方形成绝缘栅电极(11)，使得场氧化物在垂直方向向上延伸到外延区域(2a, 3)。2.根据权利要求1所述的方法，还包括通过外延硬掩膜上的化学机械抛光エ艺停止对外延区域(2a，3)进行抛光。3.根据权利要求1或2所述的方法，其中外延硬掩膜具有约300nm至约600nm的垂直延伸。4.根据权利要求1或2所述的方法，其中半导体本体(40)包括延伸到水平表面(15)的第一导电类型的上部，且其中形成外延区域包括在半导体本体(40)上形成第一导电类型的外延区域(2a，3)且在第一导电类型的外延区域(2a，3)上形成第二导电类型的外延区域(2a,3)。5.根据权利要求1或2所述的方法，还包括形成自对准于外延区域(2a，3)的沟槽硬掩膜,且其中形成垂直沟槽 (18，19)包括通过沟槽硬掩膜蚀刻到半导体本体(40)中。6.根据权利要求5所述的方法，还包括在形成沟槽硬掩膜之前相对于外延区域(2a，3)选择性地去除外延硬掩膜。7.根据权利要求1或2所述的方法，还包括: 在形成外延硬掩膜之前形成沟槽硬掩膜，其中外延硬掩膜自对准于沟槽硬掩膜形成；以及 在形成外延区域之前相对于外延硬掩膜选择性地去除沟槽硬掩膜。8.根据权利要求1或2所述的方法，其中外延硬掩膜包括热氧化物层、TEOS层、非掺杂硅酸盐玻璃层、高密度等离子体氧化物层以及掺杂氧化物层其中至少之一。9.一种用于形成半导体器件的方法，包括: 提供具有水平表面(15)的半导体本体(40)； 在水平表面(15)上形成外延硬掩膜； 通过选择性外延相对于外延硬掩膜选择性的外延沉积，在半导体本体(40)上沉积半导体材料，使得在垂直剖面中，形成至少两个空间隔开的外延区域； 相对于半导体材料选择性地去除外延硬掩膜，使得在垂直剖面中，该至少两个空间隔开的外延区域的侧壁露出； 形成沟槽硬掩膜包括形成电介质层，使得在垂直剖面中，该至少两个空间隔开的外延区域的每ー个侧壁被电介质层覆盖； 使用沟槽硬掩膜作为蚀刻掩膜，蚀刻垂直沟槽(18，19)到半导体本体(40)中；以及形成绝缘栅电极(11)，该绝缘栅电极(11)在垂直剖面中布置在该至少两个空间隔开的外延区域之间。10.根据权利要求9所述的方法，还包括将半导体材料向回抛光到外延硬掩膜。11.根据权利要求9或10所述的方法，其中形成外延硬掩膜包括以下方式至少之ー: 形成热氧化物层；以及 沉积氮化物层且沉积TEOS层。12.根据权利要求9或10所述的方法，还包括在垂直沟槽(18、19)的下部形成绝缘场板(12)。13.根据权利要求9或10所述的方法，其中半导体器件包括有源区域和外围区域，该方法还包括: 在有源区域中形成多个垂直沟槽(18，19)且在外围区域中形成至少ー个垂直沟槽(17);以及 仅在有源区域中形成绝缘栅电极(11)。14.一种用于形成半导体器件的方法，包括: 提供具有水平表面(15)的半导体本体(40)； 通过热氧化和光刻，在水平表面(15)上形成外延硬掩膜； 通过选择性外延相对于外延硬掩膜选择性的外延沉积，在半导体本体(40)上沉积半导体材料，使得在垂直剖 面中，形成至少两个空间隔开的外延区域； 相对...

【专利技术属性】
技术研发人员：M佩尔兹尔，
申请(专利权)人：英飞凌科技奥地利有限公司，
类型：发明
国别省市：