一种低压本征NMOS器件及其制造方法技术

本发明专利技术公开了一种低压本征NMOS器件包括：硅衬底上部形成有注入区，注入区旁侧形成有浅沟槽隔离，注入区上部形成有N型源漏区，注入区和硅衬底上方形成有栅氧化层，栅氧化层上方形成有栅多晶硅层，栅氧化层和栅多晶硅层的两侧形成有隔离侧墙，N型源漏区和栅多晶硅层通过接触孔引出连接金属连线。本发明专利技术还公开了一种低压本征NMOS器件的制造方法。本发明专利技术的本征低压NMOS器件通过提高沟道两侧掺杂浓度，能有效地抑制了源漏穿通的发生，不需要通过拉长器件沟道的方式来避免源漏穿通现象的发生，有利于低压本征NMOS器件的小型化，有利于减小应用低压本征NMOS器件的电路面积。

【技术实现步骤摘要】

本专利技术涉及半导体制造领域，特别是涉及一种低压本征NMOS器件。本专利技术还涉及一种低压本征NMOS器件的制造方法
技术介绍
本征NMOS器件具有低阈值电压，当它的栅极电压为零伏是出于开的状态，在模拟电路中经常被采用，主要是用作传输器件。在锗硅BiCMOS工艺中，为了隔离外部噪声，降低电路的高频噪声，特别是低噪声功率放大器(LNA)，有的时候需要采用高电阻率的硅衬底材料，比如电阻率为IOOOohm. cm衬底。相比常规电阻率为IOohm. cm左右的硅衬底，这种高电阻率的硅衬底的掺杂浓度降低了数十倍。因此对本征NMOS来说，特别是核心低压本征NMOS (Core Native NMOS)，由于沟道没有任何额外的掺杂，沟道长度需要加长2 3倍，才能避免器件的源和漏发生穿通。对于工作电压为1. 8伏特的本征NM0S，当衬底电阻率从IOohm. cm变为lOOOohm. cm时，它的沟道长度需要从O. 8微米加长到2微米才能避免源漏穿通现象的发生。虽然在本征NMOS的电路中被使用的数量不是很多，但沟道长度增加导致的驱动电流下降，最终会导致电路中需要并联更多的器件才能满足电路的性能，间接导致电路面积变大。
技术实现思路
本专利技术要解决的技术问题是提供一 种低压本征NMOS器件在不改变工艺条件(无需增加沟道长度)的情况下，能抑制由于超高电阻率硅衬底导致的低压本征NMOS器件源漏穿通现象。本专利技术还提供了一种低压本征NMOS器件的制造方法。为解决上述技术问题，本专利技术的低压本征NMOS器件包括硅衬底上部形成有注入区，注入区旁侧形成有浅沟槽隔离，注入区上部形成有N型源漏区，注入区和硅衬底上方形成有栅氧化层，栅氧化层上方形成有栅多晶硅层，栅氧化层和栅多晶硅层的两侧形成有隔离侧墙，N型源漏区和栅多晶硅层通过接触孔引出连接金属连线。所述N型源漏区与栅氧化层、栅多晶硅层不存在重叠区域。所述栅氧化层厚度为2纳米 4纳米。本专利技术的低压本征NMOS器件制造方法，包括(I)在硅衬底上制作浅沟槽隔离，淀积一层二氧化硅，在二氧化硅上方生长一层多晶娃，刻蚀后形成棚多晶娃层；(2)利用高压输入输出PMOS管LDD (轻掺杂漏注入)杂质注入，同时将这道杂质注入到低压本征NMOS器件预设计的源漏区域形成注入区(利用高压本征PMOS管制造过程中的I/O PMOS的LDD注入);(3)刻蚀去除部分二氧化硅，形成栅氧化层，在栅氧化层和栅多晶硅层两侧制作隔离侧墙；(4)热退火(利用HBT制作过程中的热退火)，使注入区在横向和纵向推进；(5)在注入区进行源漏注入，形成N型源漏区；(6)将N型源漏区和栅多晶硅层通过接触孔引出连接金属连线。其中，实施步骤(I)时，采用电阻率是lOOOohm. com的娃衬底。其中，实施步骤⑴时，淀积二氧化硅厚度为2纳米 4纳米。本专利技术的低压本征NMOS器件制造过程中利用高压输入输出PMOS (I/0PM0S)的LDD杂质注入，同时将这道杂质注入到NMOS器件预设计的源漏区域，这样能提高沟道中在沟道两侧的杂质浓度。由于本征器件的沟道比较长，它的两侧掺杂浓度提高不会影响本征器件的阈值电压。从而能有效地抑制了源漏穿通的发生，不需要再通过拉长器件沟道的方式来避免源漏穿通现象的发生，有利于低压本征NMOS器件的小型化，有利于减小应用低压本征NMOS器件的电路面积。附图说明下面结合附图与具体实施方式对本专利技术作进一步详细的说明图1是本专利技术低压本征NMOS器件的示意图。图2是本专利技术低压本征NMOS器件制造方法的流程图。图3是本专利技术低压本征 NMOS器件制造方法示意图一，显示步骤⑴形成的器件。图4是本专利技术低压本征NMOS器件制造方法示意图二，显示步骤⑵形成的器件。图5是本专利技术低压本征NMOS器件制造方法示意图三，显示步骤⑶形成的器件。图6是本专利技术低压本征NMOS器件制造方法示意图四，显示步骤⑷形成的器件。图7是本专利技术低压本征NMOS器件制造方法示意图五，显示步骤(5)形成的器件。附图标记说明I是娃衬底2是浅沟槽隔离3是栅氧化层4是栅多晶娃层5是注入区(热退火前)6是隔离侧墙7是注入区(热退火后)8是N型源漏区 9是接触孔10是金属连线。具体实施方式如图1所示，本专利技术的本征NMOS器件包括硅衬底I上部形成有注入区7，注入区7旁侧形成有浅沟槽隔离2，注入区7上部形成有N型源漏区8，注入区7和硅衬底I上方形成有栅氧化层3，栅氧化层3上方形成有栅多晶硅层4，栅氧化层3和栅多晶硅层4的两侧形成有隔离侧墙6，N型源漏区8和栅多晶硅层4通过接触孔9引出连接金属连线10，所述N型源漏区8与栅氧化层3、栅多晶硅层4不存在重叠区域，所述栅氧化层3厚度为2纳米 4纳米。如图2所示，本专利技术本征NMOS器件的制造方法，包括(I)如图3所示，在电阻率是lOOOohm. com的硅衬底I上制作浅沟槽隔离2，淀积一层厚度为2纳米 4纳米的二氧化硅，在二氧化硅上方生长一层多晶硅，刻蚀后形成栅多晶娃层4 ；(2)如图4所示，在高压输入输出PMOS管LDD杂质注入到栅多晶硅层4，同时将这道杂质注入到低压本征NMOS器件预设计的源漏区域形成注入区5 (热退火前)；(3)如图5所示，刻蚀去除部分二氧化硅，形成栅氧化层3，在栅氧化层3和栅多晶硅层4两侧制作隔离侧墙6 ；(4)如图6所示，热退火(利用HBT制作过程中的热退火)，使注入区5在横向和纵向推进，形成注入区7 (热退火后)；(5)如图7所示， 在注入区7进行源漏注入，形成N型源漏区8;(6)将N型源漏区8和栅多晶硅层4通过接触孔9引出连接金属连线10，形成如图1所示器件。以上通过具体实施方式和实施例对本专利技术进行了详细的说明，但这些并非构成对本专利技术的限制。在不脱离本专利技术原理的情况下，本领域的技术人员还可做出许多变形和改进，这些也应视为本专利技术的保护范围。本文档来自技高网...

【技术保护点】
一种低压本征NMOS器件，其特征是，包括：硅衬底上部形成有注入区，注入区旁侧形成有浅沟槽隔离，注入区上部形成有N型源漏区，注入区和硅衬底上方形成有栅氧化层，栅氧化层上方形成有栅多晶硅层，栅氧化层和栅多晶硅层的两侧形成有隔离侧墙，N型源漏区和栅多晶硅层通过接触孔引出连接金属连线。

【技术特征摘要】
1.一种低压本征NMOS器件，其特征是，包括硅衬底上部形成有注入区，注入区旁侧形成有浅沟槽隔离，注入区上部形成有N型源漏区，注入区和硅衬底上方形成有栅氧化层，栅氧化层上方形成有栅多晶硅层，栅氧化层和栅多晶硅层的两侧形成有隔离侧墙，N型源漏区和栅多晶硅层通过接触孔弓I出连接金属连线。2.如权利要求1所述的本征NMOS器件，其特征是所述N型源漏区与栅氧化层、栅多晶娃层不存在重置区域。3.如权利要求2所述的本征NMOS器件，其特征是所述栅氧化层厚度为2纳米 4纳米。4.一种低压本征NMOS器件的制造方法，其特征是，包括 (1)在硅衬底上制作浅沟槽隔离，淀积一层二氧化硅，在二氧化硅上方生...

【专利技术属性】
技术研发人员：刘冬华，石晶，钱文生，胡君，段文婷，
申请(专利权)人：上海华虹NEC电子有限公司，
类型：发明
国别省市：