采用低压器件的大摆幅驱动器制造技术

本发明专利技术提供一种采用低压器件的大摆幅驱动器，其包括：电平提升电路，其包括PMOS晶体管pm1、pm2、pm3、pm4，NMOS晶体管nm1、nm2、nm3和nm5，晶体管pm3和nm1的连接节点为节点out1；复制反相电路，其包括PMOS晶体管pm5、pm6，NMOS晶体管nm8和nm7，晶体管pm6和nm8的连接节点为节点out2；第一输出驱动单元，其包括PMOS晶体管pm12、pm7、pm9、电阻res1、NMOS晶体管nm9、nm12、nm14和电阻res3，晶体管pm12和nm9的连接节点与所述节点out1相连；第二输出驱动单元，其包括PMOS晶体管pm11、pm8、pm10、电阻res0、NMOS晶体管nm10、nm11、nm13和电阻res2，其中晶体管pm11和nm10的连接节点与所述节点out2相连，电阻res0、res2、res1和res3的共同连接节点形成输出端Dout。这样，本发明专利技术可以利用低压器件实现大摆幅的输出。

【技术实现步骤摘要】
【专利说明】
本专利技术涉及接口设计
，特别涉及一种采用低压器件的大摆幅驱动器。【
技术介绍
】随着半导体工艺的发展和晶体管尺寸的不断缩小，所要求的电源电压越来越低。1/0(输入/输出)接口的电压从5v、3.3v降低到现在的1.8V。因为晶体管沟道尺寸越来越小以及栅极绝缘层越来越薄，器件所能容忍的最高电压也变得越来越低。但是传统的接口电学标准都是以3.3v和5v等电源电压指定的，为了兼容传统接口的电子设备，采用低压器件实现高电源电压的接口电路已经成为了一种挑战。以USB(Universal Serial Bus，通用串行总线)标准为例，由于USB1.1的电学特性是规定在低速和高速模式下，驱动器的输出必须要满足O到3.0v的输出摆幅。而在最先进半导体制造工艺中，比如SMIC(中芯国际集成电路制造有限公司)28nm工艺，3.3v的晶体管与1.8v的晶体管是不能同时存在的，也就是说为了满足某些传统接口的电学标准，必须将所有的1.8v的接口电路全都改成3.3v晶体管实现。大规模采用3.3v晶体管作为接口电路，不仅增加了芯片的面积和功耗，而且与半导体技术的更新进步的潮流是违背的。图1a 为 PMOS(P-channel Metal Oxide Semiconductor)晶体管的不意图，图1b为 NMOS(N-channel Metal Oxide Semiconductor)晶体管的不意图。所述 1.8v 的晶体管的定义是源、栅、漏(S、G、D)任何相互两端的电压差不能超过1.8v，3.3v的晶体管的定义是源、栅、漏任何相互两端的电压差不能超过3.3v。因此，有必要提供一种改进的技术方案来解决上述问题。【
技术实现思路
】本专利技术的目的在于提供一种采用低压器件的大摆幅驱动器，其可以利用低压器件实现大摆幅的输出。为了解决上述问题，本专利技术提供一种采用低压器件的大摆幅驱动器，其包括:电平提升电路，其包括PMOS晶体管pml、pm2、pm3、pm4，NMOS晶体管nml、nm2、nm3和nm5，其中PMOS晶体管pml、pm3，NMOS晶体管nml和nm3依次串联于第一电源电压和接地端之间，PMOS晶体管pm2、pm4，NMOS晶体管nm2和nm5依次串联于第一电源电压和接地端之间，晶体管Pml的栅极与晶体管pm2的漏极相连，晶体管pm2的栅极与晶体管pml的漏极相连，晶体管pm3的栅极与晶体管pm4的栅极相连后与偏置电压相连，晶体管nml的栅极与晶体管nm2的栅极相连后与偏置电压相连，晶体管pm3和晶体管nml的连接节点为节点outl ;复制反相电路，其包括PMOS晶体管pm5、pm6，匪OS晶体管nm8和nm7，其中PMOS晶体管pm5、pm6,NM0S晶体管nm8和nm7依次串联于第一电源电压和接地端之间，晶体管pm5的栅极与晶体管pm2的漏极相连，晶体管pm6的栅极与晶体管pm4的栅极相连，晶体管nm8的栅极与晶体管nm2的栅极相连，晶体管nm7的栅极与晶体管nm5的漏极相连，晶体管pm6和晶体管nm8的连接节点为节点out2 ;第一输出驱动单元，其包括PMOS晶体管pml2、pm7、pm9、电阻res 1、NMOS晶体管nm9、nml2、nml4和电阻res3，其中PMOS晶体管pm7、pm9、电阻res 1、电阻res3、NM0S晶体管nml2、nml4依次串联在第一电源电压和接地端之间，PMOS晶体管pml2和NMOS晶体管nm9串联在晶体管pm7的栅极和晶体管nml4的栅极之间，PMOS晶体管pml2和NMOS晶体管nm9的连接节点与所述节点outl相连；第二输出驱动单元，其包括PMOS晶体管pml K pm8、pmlO、电阻 resO、NMOS 晶体管 nmlO、nml K nml 3 和电阻 res2，其中 PMOS 晶体管pm8、pmlO、电阻resO、电阻res2、NMOS晶体管nmll、nml3依次串联在第一电源电压和接地端之间，PMOS晶体管pmll和NMOS晶体管nmlO串联在晶体管pm8的栅极和晶体管nml3的栅极之间，晶体管pml2、pmll、pmlO、pm9的栅极互联并与偏置电压相连，PMOS晶体管pmll和NMOS晶体管nmlO的连接节点与所述节点out2相连，晶体管nm9、nml0、nmll、nml2的栅极互联并与偏置电压相连，电阻resO和res2的连接节点与电阻resl和res3的连接节点相连后形成输出端Dout，第一电源电压的电压值高于偏置电压的电压值。进一步的，晶体管nm3的栅极接收输入信号Din，晶体管nm5的栅极接收输入信号Din的反相信号Dinb。进一步的，所述大摆幅驱动器还包括有NMOS晶体管nm4和nm6，其中晶体管nm4与晶体管nm3并联，晶体管nm6与晶体管nm5并联，输入信号Din依次经过第一反相器形成反相信号Dinb，再经过第二反相器形成延迟信号Din_dly，再经过第三反相器形成反相信号Dinb的延迟信号Dinb_dly，晶体管nm3的栅极接收输入信号Din，晶体管nm5的栅极接收输入信号Din的反相信号Dinb，晶体管nm4的栅极接收输入信号Din的延迟信号Din_dly，晶体管nm6的栅极接收反相信号Dinb的延迟信号Dinb_dly。进一步的，各个晶体管的耐压低于第一电源电压。进一步的，晶体管pml的源极与第一电源电压相连，晶体管pml的漏极与晶体管pm3的源极相连，晶体管pm3的漏极与晶体管nml的漏极相连，晶体管nml的源极与晶体管nm3的漏极相连，晶体管nm3的源极与接地端相连，晶体管pm2的源极与第一电源电压相连，晶体管pm2的漏极与晶体管pm4的源极相连，晶体管pm4的漏极与晶体管nm2的漏极相连，晶体管nm2的源极与晶体管nm5的漏极相连，晶体管nm5的源极与接地端相连；晶体管pm5的源极与第一电源电压相连，晶体管pm5的漏极与晶体管pm6的源极相连，晶体管pm6的漏极与晶体管nm8的漏极相连，晶体管nm8的源极与晶体管nm7的漏极相连，晶体管nm7的源极与接地端相连；晶体管pm7的源极与第一电源电压相连，晶体管pm7的漏极与晶体管pm9的源极相连，晶体管pm9的漏极通过电阻resl和res3与晶体管nml2的漏极相连，晶体管nml2的源极与晶体管nml4的漏极相连，晶体管nml4的源极与接地端相连；晶体管pm8的源极与第一电源电压相连，晶体管pm8的漏极与晶体管pmlO的源极相连，晶体管pmlO的漏极通过电阻resO和res2与晶体管nmll的漏极相连，晶体管nmll的源极与晶体管nml3的漏极相连，晶体管nml3的源极与接地端相连；晶体管pml2的源极与晶体管pm7的栅极相连，晶体管pml2的漏极与晶体管nm9的漏极相连，晶体管nm9的源极与晶体管nml4的栅极相连，晶体管pmll的源极与晶体管pm8的栅极相连，晶体管pmll的漏极与晶体管nmlO的漏极相连，晶体管nmlO的源极与晶体管nml3的栅极相连。进一步的，各个NMOS晶体管的衬体与接地端相连，各个PMOS晶体管的衬体与第一电源电压相连。与现有技术相比，本专利技术利用低压器件实现大摆幅的输出。【【附图说明】】为了更清楚地说明本专利技术实施例的技术方案，下面本文档来自技高网...

【技术保护点】
一种采用低压器件的大摆幅驱动器，其特征在于，其包括：电平提升电路，其包括PMOS晶体管pm1、pm2、pm3、pm4，NMOS晶体管nm1、nm2、nm3和nm5，其中PMOS晶体管pm1、pm3，NMOS晶体管nm1和nm3依次串联于第一电源电压和接地端之间，PMOS晶体管pm2、pm4，NMOS晶体管nm2和nm5依次串联于第一电源电压和接地端之间，晶体管pm1的栅极与晶体管pm2的漏极相连，晶体管pm2的栅极与晶体管pm1的漏极相连，晶体管pm3的栅极与晶体管pm4的栅极相连后与偏置电压相连，晶体管nm1的栅极与晶体管nm2的栅极相连后与偏置电压相连，晶体管pm3和晶体管nm1的连接节点为节点out1；复制反相电路，其包括PMOS晶体管pm5、pm6，NMOS晶体管nm8和nm7，其中PMOS晶体管pm5、pm6，NMOS晶体管nm8和nm7依次串联于第一电源电压和接地端之间，晶体管pm5的栅极与晶体管pm2的漏极相连，晶体管pm6的栅极与晶体管pm4的栅极相连，晶体管nm8的栅极与晶体管nm2的栅极相连，晶体管nm7的栅极与晶体管nm5的漏极相连，晶体管pm6和晶体管nm8的连接节点为节点out2；第一输出驱动单元，其包括PMOS晶体管pm12、pm7、pm9、电阻res1、NMOS晶体管nm9、nm12、nm14和电阻res3，其中PMOS晶体管pm7、pm9、电阻res1、电阻res3、NMOS晶体管nm12、nm14依次串联在第一电源电压和接地端之间，PMOS晶体管pm12和NMOS晶体管nm9串联在晶体管pm7的栅极和晶体管nm14的栅极之间，PMOS晶体管pm12和NMOS晶体管nm9的连接节点与所述节点out1相连；第二输出驱动单元，其包括PMOS晶体管pm11、pm8、pm10、电阻res0、NMOS晶体管nm10、nm11、nm13和电阻res2，其中PMOS晶体管pm8、pm10、电阻res0、电阻res2、NMOS晶体管nm11、nm13依次串联在第一电源电压和接地端之间，PMOS晶体管pm11和NMOS晶体管nm10串联在晶体管pm8的栅极和晶体管nm13的栅极之间，晶体管pm12、pm11、pm10、pm9的栅极互联并与偏置电压相连，PMOS晶体管pm11和NMOS晶体管nm10的连接节点与所述节点out2相连，晶体管nm9、nm10、nm11、nm12的栅极互联并与偏置电压相连，电阻res0和res2的连接节点与电阻res1和res3的连接节点相连后形成输出端Dout，第一电源电压的电压值高于偏置电压的电压值。...

【技术特征摘要】

【专利技术属性】
技术研发人员：周玉镇，戴颉，李耿民，庄志青，职春星，
申请(专利权)人：灿芯半导体上海有限公司，
类型：发明
国别省市：上海;31