分栅快闪存储器及其形成方法技术

本发明专利技术提供一种分栅快闪存储器及其形成方法。其中，分栅快闪存储器的形成方法包括在衬底上依次形成第一介质层、浮栅层；浮栅层上形成分立的第二介质层，第二介质层所在区域为字线区；第二介质层周围形成第一侧墙，相邻第一侧墙间区域为源极线区；以第一侧墙为掩膜，刻蚀浮栅层和第一介质层至衬底；在源极线区形成源极线；去除第二介质层、及第二介质层下的浮栅层和第一介质层，形成浮栅和浮栅介质层；在与字线区相邻的浮栅顶部尖端处下的浮栅和浮栅介质层侧壁形成第三介质层；形成隧穿介质层，覆盖衬底、第三介质层、浮栅、第一侧墙和源极线表面；在字线区隧穿介质层上形成字线。本发明专利技术的方法能提高擦除性能、降低施加在浮栅的电压、节省功耗。

【技术实现步骤摘要】
分栅快闪存储器及其形成方法
本专利技术涉及半导体领域，特别涉及分栅快闪存储器及其形成方法。
技术介绍
在目前的半导体产业中，集成电路产品主要可分为三大类型：逻辑、存储器和模拟电路，其中存储器件在集成电路产品中占了相当大的比例，如RAM(随机存储器)、DRAM(动态随机存储器)、ROM(只读存储器)、EPROM(可擦除可编程只读存储器)、FLASH(快闪存储器)和FRAM(铁电存储器)等。存储器中的快闪存储器的发展尤为迅速。它的主要特点是在不加电的情况下能长期保持存储的信息，具有集成度高、较快的存取速度和易于擦除等多项优点，因而在微机、自动化控制等多项领域得到了广泛的应用。各种各样的快闪存储器中，基本分为两种类型：叠栅器件和分栅器件，叠栅器件具有浮栅和控制栅，其中，控制栅位于浮栅上方，制造叠栅器件的方法比制造分栅器件简单，然而叠栅器件存在过擦除问题，该问题通常需要在擦除循环后进行验证以将单元的阈值电压保持在一个电压范围内解决，增加了电路设计的复杂性。分栅结构的一个控制栅同时作为选择晶体管(Selecttransistor)，有效避免了过擦除效应，电路设计相对简单。而且，相比叠栅结构，分栅结构利用源端热电子注入进行编程，具有更高的编程效率，因而被广泛应用在各类诸如智能卡、SIM卡、微控制器、手机等电子产品中。在公开号为CN1012909911A(公开日：2008年10月22日)的中国专利文献中还能发现更多的分栅快闪存储器的信息。自对准分栅快闪存储器包括字线晶体管和浮栅晶体管，所述字线晶体管与控制栅晶体管为同一晶体管。图1至图6为现有的自对准分栅快闪存储器的制作方法的剖面示意图。现有的自对准分栅快闪存储器的制作方法包括：参考图1，提供半导体衬底100，所述半导体衬底100上依次形成有氧化层101、浮栅层102；在所述浮栅层102上形成分立的介质层103，所述分立的介质层103所在的区域为字线区106。参考图2和图3，在所述介质层103周围形成侧墙104；以侧墙104为掩膜，刻蚀所述浮栅层102，氧化层101至半导体衬底100，形成沟槽，所述沟槽为源极线区105。参考图3和图4，形成源极线区105后，在源极线区105形成源极线107；参考图4、图5，形成源极线107后，去除介质层103、介质层103下面的浮栅层102、氧化层101至露出半导体衬底100，形成浮栅108及浮栅氧化层109。参考图6，形成隧穿氧化层110，覆盖半导体衬底100、浮栅氧化层109和浮栅108侧壁、侧墙104和源极线107表面。参考图7，在字线区的隧穿氧化层110上形成字线111。现有技术形成的自对准分栅快闪存储器的擦除性能较差，擦除过程中需要施加在字线上的电压较高(＞12V)，因而需要较高的泵浦电压，设计上需要占用较大的外围电路的面积，从而使得器件在擦除操作时的功耗也较高。
技术实现思路
本专利技术要解决的技术问题是现有技术形成的自对准分栅快闪存储器的擦除性能较差，施加在字线上的电压较高，从而使得器件在擦除操作时的功耗较高。为解决上述问题，本专利技术提供了一种分栅快闪存储器的形成方法，所述方法包括：提供半导体衬底，所述半导体衬底上依次形成有第一介质层、浮栅层，在所述浮栅层上形成分立的第二介质层，第二介质层所在的区域为字线区；在所述第二介质层周围形成第一侧墙，相邻两个第一侧墙之间的区域为源极线区；以第一侧墙为掩膜，刻蚀所述浮栅层和第一介质层至半导体衬底；在源极线区形成源极线；去除第二介质层、及第二介质层下面的浮栅层和第一介质层，形成浮栅和浮栅介质层；在与所述字线区相邻的浮栅顶部尖端处以下的浮栅侧壁和浮栅介质层侧壁形成第三介质层；形成隧穿介质层，覆盖半导体衬底、第三介质层、浮栅、第一侧墙和源极线表面；在字线区的隧穿介质层上形成字线。可选的，形成第三介质层的方法包括：在字线区的半导体衬底、浮栅介质层、浮栅、第一侧墙和源极线表面形成第三介质层；对第三介质层实施离子注入，使与所述字线区相邻的浮栅顶部尖端处以下的浮栅侧壁和浮栅介质层侧壁处的第三介质层的离子注入深度小于浮栅顶部尖端处的第三介质层的离子注入深度，并且还小于第一侧墙、源极线和字线区的半导体衬底表面的第三介质层的离子注入深度，使得对与所述字线区相邻的浮栅顶部尖端处以下的浮栅侧壁和浮栅介质层侧壁处的第三介质层的湿法腐蚀速度小于浮栅顶部尖端处的第三介质层的湿法腐蚀速度，并且还小于对第一侧墙、源极线和字线区的半导体衬底的第三介质层的湿法腐蚀速度；离子注入后，采用湿法腐蚀第三介质层。可选的，对第三介质层实施离子注入的方法包括：在半导体衬底表面的法线两侧采用对称的、与法线呈预定角度的离子注入对第三介质层实施离子注入。可选的，所述预定角度为大于等于3度小于等于10度。可选的，所述第三介质层的材料为氧化硅。可选的，所述离子注入为惰性气体离子注入。可选的，所述惰性气体离子为氩离子。可选的，所述氩离子注入的剂量为7×1014atom/cm2～1×1016atom/cm2，所述氩离子注入的能量为2.0KeV～15.0KeV。可选的，所述在字线区的半导体衬底、浮栅介质层、浮栅、第一侧墙和源极线表面形成第三介质层的方法为高温沉积，所述高温沉积的沉积温度为750℃～850℃。可选的，所述湿法腐蚀第三介质层的湿法腐蚀剂为稀释的氢氟酸，所述氢氟酸与水的体积比为1∶200至1∶50。可选的，所述第三介质层的厚度为大于等于50埃且小于等于300埃。可选的，在源极线区形成源极线的方法包括：在所述第二介质层表面和源极线区形成源极线材料；去除源极线材料至第二介质层，形成源极线。可选的，刻蚀步骤之后，在源极线区形成源极线的步骤之前还包括：在源极线区的所述浮栅层及第一介质层周围形成第二侧墙；以第一侧墙和第二侧墙为掩膜对源极线区的半导体衬底进行离子注入，形成源区。可选的，在所述第二介质层周围形成第一侧墙之前，还包括步骤：采用各向同性刻蚀的方法刻蚀相邻的第二介质层之间的浮栅层，在所述浮栅层形成弧形表面。可选的，所述去除第二介质层、及第二介质层下面的浮栅层和第一介质层，形成浮栅和浮栅介质层包括：在所述源极线表面形成掩膜层；以所述掩膜层为掩膜干法刻蚀第二介质层及第二介质层下面的浮栅层；湿法腐蚀去除第二介质层下面的第一介质层和第一侧墙部分侧面，使得浮栅顶部尖端突出于第一侧墙，并且所述突出的浮栅顶部尖端为锐角；去除所述掩膜层。可选的，所述去除第二介质层、及第二介质层下面的浮栅层和第一介质层，形成浮栅和浮栅介质层的方法为：在所述源极线表面形成掩膜层；以所述图形化的掩膜层为掩膜干法刻蚀第二介质层及第二介质层下面的浮栅层和第一介质层至半导体衬底。本专利技术还提供了一种分栅快闪存储器，包括：半导体衬底；位于所述半导体衬底上的浮栅结构，位于所述浮栅结构上的第一侧墙，相邻两个浮栅结构、两个第一侧墙之间的区域为源极线区；相邻两个浮栅结构、两个第一侧墙与所述源极线区相对的一侧为字线区；所述浮栅结构包括浮栅介质层和位于浮栅介质层上的浮栅；介质层，位于与所述字线区相邻的浮栅侧壁和浮栅介质层侧壁，所述介质层的上表面低于所述浮栅的上表面；位于源极线区的源极线；隧穿介质层，覆盖半导体衬底、介质层表面、浮栅、第一侧墙表面和源极线表面；位于所述字线区上本文档来自技高网...

【技术保护点】
一种分栅快闪存储器的形成方法，其特征在于，包括：提供半导体衬底，所述半导体衬底上依次形成有第一介质层、浮栅层，在所述浮栅层上形成分立的第二介质层，第二介质层所在的区域为字线区；在所述第二介质层周围形成第一侧墙，相邻两个第一侧墙之间的区域为源极线区；以第一侧墙为掩膜，刻蚀所述浮栅层和第一介质层至半导体衬底；在源极线区形成源极线；去除第二介质层、及第二介质层下面的浮栅层和第一介质层，形成浮栅和浮栅介质层；在与所述字线区相邻的浮栅顶部尖端处以下的浮栅侧壁和浮栅介质层侧壁形成第三介质层；形成隧穿介质层，覆盖半导体衬底、第三介质层、浮栅、第一侧墙和源极线表面；在字线区的隧穿介质层上形成字线。

【技术特征摘要】
1.一种分栅快闪存储器的形成方法，其特征在于，包括：提供半导体衬底，所述半导体衬底上依次形成有第一介质层、浮栅层，在所述浮栅层上形成分立的第二介质层，第二介质层所在的区域为字线区；在所述第二介质层周围形成第一侧墙，相邻两个第一侧墙之间的区域为源极线区；以第一侧墙为掩膜，刻蚀所述浮栅层和第一介质层至半导体衬底；在源极线区形成源极线；去除第二介质层、及第二介质层下面的浮栅层和第一介质层，形成浮栅和浮栅介质层；在与所述字线区相邻的浮栅顶部尖端处以下的浮栅侧壁和浮栅介质层侧壁形成第三介质层；形成隧穿介质层，覆盖半导体衬底、第三介质层、浮栅、第一侧墙和源极线表面；在字线区的隧穿介质层上形成字线；其中，所述第三介质层的高度低于所述浮栅顶部尖端，以使所述浮栅顶部尖端露出。2.根据权利要求1所述的分栅快闪存储器的形成方法，其特征在于，形成第三介质层的方法包括：在字线区的半导体衬底、浮栅介质层、浮栅、第一侧墙和源极线表面形成第三介质层；对第三介质层实施离子注入，使与所述字线区相邻的浮栅顶部尖端处以下的浮栅侧壁和浮栅介质层侧壁处的第三介质层的离子注入深度小于浮栅顶部尖端处的第三介质层的离子注入深度，并且还小于第一侧墙、源极线和字线区的半导体衬底表面的第三介质层的离子注入深度，使得对与所述字线区相邻的浮栅顶部尖端处以下的浮栅侧壁和浮栅介质层侧壁处的第三介质层的湿法腐蚀速度小于浮栅顶部尖端处的第三介质层的湿法腐蚀速度，并且还小于对第一侧墙、源极线和字线区的半导体衬底的第三介质层的湿法腐蚀速度；离子注入后，采用湿法腐蚀第三介质层。3.根据权利要求2所述的分栅快闪存储器的形成方法，其特征在于，对第三介质层实施离子注入的方法包括：在半导体衬底表面的法线两侧采用对称的、与法线呈预定角度的离子注入对第三介质层实施离子注入。4.根据权利要求3所述的分栅快闪存储器的形成方法，其特征在于，所述预定角度为大于等于3度小于等于10度。5.根据权利要求1所述的分栅快闪存储器的形成方法，其特征在于，所述第三介质层的材料为氧化硅。6.根据权利要求3所述的分栅快闪存储器的形成方法，其特征在于，所述离子注入为惰性气体离子注入。7.根据权利要求6所述的分栅快闪存储器的形成方法，其特征在于，所述惰性气体离子为氩离子。8.根据权利要求7所述的分栅快闪存储器的形成方法，其特征在于，所述氩离子注入的剂量为7×1014atom/cm2～1×1016atom/cm2，所述氩离子注入的能量为2.0KeV～15.0KeV。9.根据权利要求2所述的分栅快闪存储器的形成方法，其特征在于，所述在字线区的半导体衬底、浮栅介质层、浮栅、第一侧墙和源极线表面形成第三介质层的方法为高温沉积，所述高温沉积的沉积温度为750℃～850℃。10.根据权利要求2所述的分栅快闪存储器的形...

【专利技术属性】
技术研发人员：张雄，
申请(专利权)人：上海宏力半导体制造有限公司，
类型：发明
国别省市：