多晶硅电阻结构及对应的半导体集成器件形成方法技术

一种多晶硅电阻结构及对应的半导体集成器件形成方法，所述半导体集成器件形成方法在第一区域和第二区域上形成控制栅材料层，且对所述第一区域和第二区域的控制栅材料层同步进行刻蚀，在第一区域形成分栅式闪存的控制栅，在第二区域形成第二多晶硅电阻，且在形成分栅式闪存的字线的同时在第二区域形成第一多晶硅电阻，不需要增加任何额外的工艺，缩短了工艺周期，并节省了沉积多晶硅的原料的消耗，节省了生产工艺成本。

【技术实现步骤摘要】

本专利技术涉及半导体技术，特别涉及一种。
技术介绍
随着半导体器件的特征尺寸(⑶，Critical Dimension)变得越来越小,半导体芯片的集成度越来越高，在单位面积上需要形成的器件数量和类型也越来越多，从而对半导体工艺的要求也越来越高。如何合理安排各种不同器件的位置、以及利用各器件制造的共同点来节约半导体工艺步骤和材料成为现在研究的热点。在半导体器件制造中，多晶硅是一种很常用的导电材料，通常可以用于制作MOS晶体管的栅电极、高阻值多晶硅电阻、闪存的浮栅、控制栅等。公开号为CN101465161A的中国专利文献公开了一种分栅式闪存，具体请参考图1，包括半导体衬底10，位于所述半导体衬底10表面间隔排列的两个存储位单元50，位于所述两个存储位单元50之间的沟槽，位于所述沟槽的侧壁和底部表面的隧穿氧化层70，位于隧穿氧化层70表面且填充满所述沟槽的多晶硅字线40，位于所述半导体衬底10表面的导电插塞20，所述导电插塞20位于所述存储位单元50的两侧。其中，所述存储位单元50包括位于所述半导体衬底10表面的第一层氧化硅层51，位于所述第一层氧化硅层51表面的第一多晶娃浮栅52,位于所述第一多晶娃浮栅52表面的第二层氧化娃层53,位于所述第二层氧化娃层53表面的第一多晶娃控制栅54,覆盖所述第一层氧化娃层51、第一多晶娃浮栅52、第二层氧化娃层53、第一多晶娃控制栅54的氧化娃侧墙55。目前，所述分栅式闪存与多晶硅电阻是分开制造的，即先在指定区域内形成分栅式闪存后，再在所述分栅式闪存表面形成掩膜层，然后在其他区域形成多晶硅电阻。但所述形成工艺的集成度较低，工艺步骤较多。
技术实现思路
本专利技术解决的问题是提供一种，利用形成分栅式闪存的同时形成多晶硅电阻结构，大大节约了工艺成本，缩短了工艺周期。为解决上述问题，本专利技术技术方案提供了一种半导体集成器件形成方法，包括提供半导体衬底，所述半导体衬底具有第一区域和与第一区域相对的第二区域，所述第一区域的半导体衬底表面形成有第一绝缘材料层，所述第一绝缘材料层表面形成有浮栅材料层，所述浮栅材料层表面形成有第二绝缘材料层，所述第二区域的半导体衬底表面形成有隔离层，所述第一区域的第二绝缘材料层表面和第二区域的隔离层表面形成有控制栅材料层；在所述控制栅材料层表面形成具有开口的掩膜层，其中，位于第一区域的开口为第一开口，位于第二区域的开口为第二开口 ；在所述第一开口的侧壁形成第一侧墙，在所述第二开口的侧壁形成第二侧墙；对所述第一开口暴露出来的控制栅材料层、第二绝缘材料层、浮栅材料层、第一绝缘材料层和第二开口暴露出来的控制栅材料层进行刻蚀，直到暴露出第一区域的半导体衬底和第二区域的隔离层；在所述第一开口、第二开口底部和侧壁表面形成第一氧化层，且在所述第一开口、第二开口内填充满多晶娃，其中第一开口内的多晶娃形成字线，第二开口内的多晶硅形成第一多晶硅电阻；去除所述掩膜层和被掩膜层覆盖的部分控制栅材料层，位于第一侧墙下方的控制栅材料层形成控制栅，位于第二侧墙下方的控制栅材料层形成第二多晶硅电阻，且暴露出所述控制栅、多晶硅电阻的两端表面；刻蚀所述被掩膜层覆盖的第二绝缘材料层、浮栅材料层、第一绝缘材料层，直至暴露出第一区域的半导体衬底，在第一区域形成分栅式闪存；在所述第一多晶硅电阻和第二多晶硅电阻暴露出的两端表面形成金属硅化物和导电插塞，在所述导电插塞表面形成金属互连层，并通过金属硅化物、导电插塞和金属互连层将第一多晶硅电阻和第二多晶硅电阻相连接形成多晶硅电阻结构。可选的，还包括形成分栅式闪存后，在所述第一多晶硅电阻表面形成第三绝缘层，所述第三绝缘层暴露出第一多晶硅电阻的两端表面，在所述暴露出的第一多晶硅电阻 两端表面和字线表面形成金属娃化物，在所述金属娃化物表面形成导电插塞。可选的，还包括形成分栅式闪存后，在所述半导体衬底上形成第四绝缘层，在所述第四绝缘层表面形成第二多晶硅材料层，对所述第一区域和部分第二区域的第二多晶硅材料层、第四绝缘层进行刻蚀，暴露出所述第一多晶硅电阻的两端和第二多晶硅电阻的两端，在所述暴露出的第一多晶硅电阻两端表面和第二多晶硅电阻两端表面形成金属硅化物，在所述金属娃化物表面形成导电插塞。可选的，所述半导体衬底还包括第三区域，所述第三区域用于形成MOS晶体管，所述第四绝缘层、第二多晶硅材料层与第三区域MOS晶体管的栅极结构中的栅介质层、多晶娃栅电极同时形成。可选的，在所述暴露出的第一多晶娃电阻表面形成金属娃化物和导电插塞的同时，在所述分栅式闪存的字线表面形成金属硅化物和导电插塞。可选的，所述第二多晶硅电阻的长度大于第二侧墙的长度，所述第二侧墙只覆盖第二多晶硅电阻的中间位置表面，所述控制栅的长度大于第一侧墙的长度，所述第一侧墙只覆盖控制栅的中间位置表面，在所述控制栅的两端表面和所述第二多晶硅电阻的两端表面形成金属娃化物，在所述金属娃化物表面形成导电插塞。可选的，在所述暴露出的第二多晶硅电阻两端的表面形成金属硅化物和导电插塞的同时，在所述暴露出的分栅式闪存的控制栅表面形成金属硅化物和导电插塞。可选的，所述金属娃化物的形成工艺为自对准金属娃化物形成工艺。可选的，所述控制栅材料层的材料为多晶硅，且所述控制栅材料层中掺杂有N型杂质离子或P型杂质离子。可选的，所述第一多晶硅电阻中掺杂有N型杂质离子或P型杂质离子。可选的，通过控制第二开口和第二侧墙的宽度，控制第一多晶硅电阻和第二多晶硅电阻的阻值。、本专利技术实施例还提供了一种多晶硅电阻结构，包括半导体衬底，位于所述半导体衬底表面的隔离层，位于所述隔离层表面的偶数个第二多晶硅电阻，位于所述第二多晶硅电阻中间位置表面的侧墙，位于每两个相邻侧墙之间的开口内的第一多晶硅电阻，位于未被侧墙覆盖的第二多晶硅电阻两端表面和第一多晶硅电阻两端表面的金属硅化物，位于所述金属硅化物表面的导电插塞，所述第一多晶硅电阻和第二多晶硅电阻通过与所述导电插塞相连接的金属互连层相连接。可选的，相邻的第一多晶硅电阻通过导电插塞、金属互连层串联相连接，相邻的第二多晶硅电阻通过导电插塞、金属互连层串联相连接，且所述其中一个第一多晶硅电阻和其中一个第二多晶硅电阻通过金属硅化物、导电插塞、金属互连层串联相连接。可选的，相邻的第一多晶硅电阻、第二多晶硅电阻通过金属硅化物、导电插塞、金属互连层串联相连接。可选的，相邻的第一多晶硅电阻、第二多晶硅电阻并联后与其他第一多晶硅电阻、第二多晶硅电阻或两者的并连结构通过金属硅化物、导电插塞、金属互连层串联相连接。 与现有技术相比，本专利技术具有以下优点本专利技术实施例在第一区域和第二区域上形成控制栅材料层，且对所述第一区域和第二区域的控制栅材料层同步进行刻蚀，在第一区域形成分栅式闪存的控制栅，在第二区域形成第二多晶硅电阻，且在形成分栅式闪存的字线的同时在第二区域形成第一多晶硅电阻，不需要增加任何额外的工艺，缩短了工艺周期，并节省了沉积多晶硅的原料的消耗，节省了生产工艺成本。进一步的，本专利技术实施例的第二多晶硅电阻的长度大于第二侧墙的长度，所述第二侧墙只覆盖第二多晶硅电阻的中间位置表面，利用形成在第二多晶硅电阻表面的第二侧墙作为硅化物阻挡层，且所述第二侧墙与形成分栅式闪存的第一侧墙同时形成，不需要额外再形成自对准硅化物阻挡层，节省了生产工艺成本本文档来自技高网...

【技术保护点】
一种半导体集成器件形成方法，其特征在于，包括：提供半导体衬底，所述半导体衬底具有第一区域和与第一区域相对的第二区域，所述第一区域的半导体衬底表面形成有第一绝缘材料层，所述第一绝缘材料层表面形成有浮栅材料层，所述浮栅材料层表面形成有第二绝缘材料层，所述第二区域的半导体衬底表面形成有隔离层，所述第一区域的第二绝缘材料层表面和第二区域的隔离层表面形成有控制栅材料层；在所述控制栅材料层表面形成具有开口的掩膜层，其中，位于第一区域的开口为第一开口，位于第二区域的开口为第二开口；在所述第一开口的侧壁形成第一侧墙，在所述第二开口的侧壁形成第二侧墙；对所述第一开口暴露出来的控制栅材料层、第二绝缘材料层、浮栅材料层、第一绝缘材料层和第二开口暴露出来的控制栅材料层进行刻蚀，直到暴露出第一区域的半导体衬底和第二区域的隔离层；在所述第一开口、第二开口底部和侧壁表面形成第一氧化层，且在所述第一开口、第二开口内填充满多晶硅，其中第一开口内的多晶硅形成字线，第二开口内的多晶硅形成第一多晶硅电阻；去除所述掩膜层和被掩膜层覆盖的部分控制栅材料层，位于第一侧墙下方的控制栅材料层形成控制栅，位于第二侧墙下方的控制栅材料层形成第二多晶硅电阻，且暴露出所述控制栅、多晶硅电阻的两端表面；刻蚀所述被掩膜层覆盖的第二绝缘材料层、浮栅材料层、第一绝缘材料层，直至暴露出第一区域的半导体衬底，在第一区域形成分栅式闪存；在所述第一多晶硅电阻和第二多晶硅电阻暴露出的两端表面形成金属硅化物和导电插塞，在所述导电插塞表面形成金属互连层，并通过金属硅化物、导电插塞和金属互连层将第一多晶硅电阻和第二多晶硅电阻相连接形成多晶 硅电阻结构。...

【技术特征摘要】
1.一种半导体集成器件形成方法，其特征在于，包括提供半导体衬底，所述半导体衬底具有第一区域和与第一区域相对的第二区域，所述第一区域的半导体衬底表面形成有第一绝缘材料层，所述第一绝缘材料层表面形成有浮栅材料层，所述浮栅材料层表面形成有第二绝缘材料层，所述第二区域的半导体衬底表面形成有隔离层，所述第一区域的第二绝缘材料层表面和第二区域的隔离层表面形成有控制栅材料层；在所述控制栅材料层表面形成具有开口的掩膜层，其中，位于第一区域的开口为第一开口，位于第二区域的开口为第二开口 ；在所述第一开口的侧壁形成第一侧墙，在所述第二开口的侧壁形成第二侧墙；对所述第一开口暴露出来的控制栅材料层、第二绝缘材料层、浮栅材料层、第一绝缘材料层和第二开口暴露出来的控制栅材料层进行刻蚀，直到暴露出第一区域的半导体衬底和第二区域的隔离层；在所述第一开口、第二开口底部和侧壁表面形成第一氧化层，且在所述第一开口、第二开口内填充满多晶硅，其中第一开口内的多晶硅形成字线，第二开口内的多晶硅形成第一多晶娃电阻；去除所述掩膜层和被掩膜层覆盖的部分控制栅材料层，位于第一侧墙下方的控制栅材料层形成控制栅，位于第二侧墙下方的控制栅材料层形成第二多晶硅电阻，且暴露出所述控制栅、多晶硅电阻的两端表面；刻蚀所述被掩膜层覆盖的第二绝缘材料层、浮栅材料层、第一绝缘材料层，直至暴露出第一区域的半导体衬底，在第一区域形成分栅式闪存；在所述第一多晶硅电阻和第二多晶硅电阻暴露出的两端表面形成金属硅化物和导电插塞，在所述导电插塞表面形成金属互连层，并通过金属硅化物、导电插塞和金属互连层将第一多晶硅电阻和第二多晶硅电阻相连接形成多晶硅电阻结构。2.如权利要求1所述的半导体集成器件形成方法，其特征在于，还包括形成分栅式闪存后，在所述第一多晶硅电阻表面形成第三绝缘层，所述第三绝缘层暴露出第一多晶硅电阻的两端表面，在所述暴露出的第一多晶硅电阻两端表面和字线表面形成金属硅化物，在所述金属娃化物表面形成导电插塞。3.如权利要求1所述的半导体集成器件形成方法，其特征在于，还包括形成分栅式闪存后，在所述半导体衬底上形成第四绝缘层，在所述第四绝缘层表面形成第二多晶硅材料层，对所述第一区域和部分第二区域的第二多晶硅材料层、第四绝缘层进行刻蚀，暴露出所述第一多晶硅电阻的两端和第二多晶硅电阻的两端，在所述暴露出的第一多晶硅电阻两端表面和第二多晶娃电阻两端表面形成金属娃化物，在所述金属娃化物表面形成导电插塞。4.如权利要求3所述的半导体集成器件形成方法，其特征在于，所述半导体衬底还包括第三区域，所述第三区域用于形成MOS晶体管，所述第四绝缘层、第二多晶硅材料层与第三区域MOS晶体管的栅极结构中的栅介质层、多晶硅...

【专利技术属性】
技术研发人员：江红，
申请(专利权)人：上海宏力半导体制造有限公司，
类型：发明
国别省市：