本发明专利技术提供形成多晶硅电阻装置的方法以及半导体装置。在一实施例中，该方法包括在基板第一区形成虚设栅极堆叠，其中虚设栅极堆叠具有虚设栅极堆叠厚度。在基板第二区形成多晶硅电阻，其中多晶硅电阻具有多晶硅电阻厚度，此距离小于虚设栅极堆叠的厚度。在基板第一区中注入掺质以形成源极/漏极区。在多晶硅电阻中注入掺质。在虚设栅极堆叠及多晶硅电阻上形成层间介电层，使其平坦化，而暴露出虚设栅极堆叠而在多晶硅电阻上留下部分的层间介电层。以高介电常数金属栅极取代虚设栅极堆叠，并以层间介电层作为掩模，以保护多晶硅电阻。本发明专利技术可降低制造工艺的复杂性及花费。
【技术实现步骤摘要】
本专利技术涉及一种半导体装置及其形成方法，尤其涉及一种多晶硅电阻装置及其形成方法。
技术介绍
多晶硅电阻已广泛应用在集成电路(IC)的设计。同样地，由于技术节点的缩小， 故以高介电常数(high k)介电材料及金属来形成半导体装置的栅极堆叠，其例如为金属氧化物半导体场效应晶体管(MOSFET)。然而，在将多晶硅电阻与金属氧化物半导体场效应晶体管的金属栅极结合在单一集成电路晶片上时，却存在有许多的问题。一种解决方法为在形成多晶硅电阻时利用虚设栅极(dummy gate)。而后利用栅极取代工艺以移除虚设栅极。 然而，蚀刻工艺可损坏或凹陷已形成的多晶硅电阻，而导致多晶硅电阻与原本设计的目标电阻有偏差，且造成其他问题。解决此问题的方法为在沉积虚设栅极的同时沉积多晶硅电阻，且在进行源极/漏极区注入时及/或在形成虚设栅极的取代时，以硬掩模覆盖多晶硅电阻。然而，这需要额外的硬掩模沉积，因而增加制造工艺的复杂性及花费。因此，需要改进的多晶硅电阻结构及其制造方法以解决上述问题。
技术实现思路
为了解决现有技术的问题，在一实施例中，本专利技术提供在半导体装置上的多晶电阻(poly resistor)及其制造方法。在一实施例中，一种形成多晶硅电阻装置的方法包括 借由提供具有第一区及第二区的基板而形成多晶硅电阻装置。在基板的第一区中形成虚设栅极堆叠(dummy gate stack)，其中虚设栅极堆叠具有虚设栅极堆叠厚度延伸至基板上。 在基板的第二区形成多晶硅电阻，其中多晶硅电阻具有多晶硅电阻厚度延伸至基板上一段距离，此距离小于虚设栅极堆叠的厚度。在基板的第一区中注入掺质，因而在基板的第一区中形成源极区/漏极区。也在多晶硅电阻中注入掺质。在基板的虚设栅极堆叠及多晶硅电阻上形成层间介电层。使层间介电层平坦化，因而暴露出虚设栅极堆叠，并在多晶硅电阻上留下部分的层间介电层(inter-layer dielectric, ILD) 0以高介电常数(high k)的金属栅极取代虚设栅极堆叠，并在其过程中以多晶硅电阻上的层间介电层作为掩模，以保护多晶硅电阻。一种半导体装置，包括一基板，具有一第一区及一第二区；一栅极堆叠，形成在该第一区中该基板上；一间隙物层，形成在该第一区中邻近该栅极堆叠的侧边以及该第二区中该基板上；一多晶硅电阻，形成在该第二区中该间隙物层上；一掺质，注入于该第一区的该基板内，而在该基板的该第一区内形成一源极/漏极区，该掺质也注入于该第二区的该多晶硅电阻内；以及一平坦化层间介电层，形成在该栅极堆叠的侧边及邻近该多晶硅电阻的该基板上。本专利技术可降低制造工艺的复杂性及花费。为让本专利技术的上述和其他目的、特征、和优点能更明显易懂，下文特举出优选实施例，并配合所附附图，作详细说明如下 附图说明图1为根据本专利技术数个不同实施例，说明制造具有金属栅极堆叠及多晶硅电阻的半导体装置的方法的流程图。图2-图7为根据本专利技术数个不同实施例，在一实施例中具有金属栅极堆叠、多晶硅电阻的半导体结构在各制造阶段的剖面图。。图8显示电流可如何流经多接点(multi-contact)多晶电阻装置。其中，附图标记说明如下100 方法200 半导体结构102、104、106、108、110、112、114 步骤202 基板208 浅沟槽隔离元件214 浅掺杂源极及漏极区230 栅极堆叠204、206 区218 界面层220 介电材料层222 硅层224 硬掩模层2；34 间隙物层2 电阻232 注入工艺240 源极/漏极区2沘、242 层间介电层250 金属栅极252 硅化物254 接点260 路线具体实施例方式应了解本专利技术以下提供数个不同实施例以实行各实施例中不同的特征。以下所述特定实施例中的元件及配置是用以简化本专利技术。这些仅作为举例，本专利技术并非以此为限。此外，在不同例子中，本专利技术可重复元件数字及元件符号，此重复为了简化及使说明清楚，但并未指出不同实施例及/或所述元件之间的关系。并且，在叙述时，在第二元件上形成第一元件的描述可包括第一、第二元件直接接触而形成的实施例，也可包括有额外的元件形成在第一、第二元件间，而第一、第二元件并未直接接触的实施例。图1为方法100的流程图，根据一实施例制造半导体装置。根据本专利技术的各种观点，半导体装置包括金属栅极堆叠及多晶硅电阻。图2至图7为根据一或多个实施例，在制造及建构半导体结构200的各阶段的剖面图。半导体结构200及其制造方法100由图1 至图7共同叙述。应了解此处所述的方法100可省略其中一或多个工艺，且可加入此处没有叙述的其他工艺。参照图1、图2，方法100由步骤102开始，其提供半导体基板202，在基板202中形成浅沟槽隔离(STI)元件208及浅掺杂源极及漏极(LDD)区214，并且在基板202上形成虚设多晶栅极堆叠(dummy poly gate stack) 230。半导体基板202包括硅。或者，基板包括锗、硅锗、或其他适合的半导体材料。详细的说，半导体基板202可包括各种掺杂区，如η阱及P阱栅极/源极元件。在一实施例中，半导体基板202包括第一区(例如为电阻区)206， 在其上形成一或多个无源装置例如为多晶硅电阻；第二区(例如为元件区)204，在其上形成一或多个有源装置例如为场效应晶体管(FETs)。半导体基板202也包括隔离元件，例如为在基板202中形成的浅沟槽隔离(STI) 元件208，以隔离装置200的不同元件。在一实施例中，在基板202中形成浅沟槽隔离元件208。浅沟槽隔离元件208的形成包括在基板202中蚀刻沟槽，并以一或多种绝缘材料填入沟槽中，绝缘材料例如为氧化硅、氮化硅、或氮氧化硅。填入后的沟槽可具有多层结构，例如以热氧化衬层(thermaloxide liner layer)及氮化硅填入沟槽中。在一实施例中，形成浅沟槽隔离元件208的工艺依序如下氧化垫(pad oxide)的成长、低压化学气相沉积(LPCVD)氮化层的形成、利用光致抗蚀剂及掩模图案化浅沟槽隔离开口、在基板中蚀刻沟槽、视需要的成长热氧化沟槽衬层(thermal oxide trench liner)以改进沟槽界面、以化学气相沉积(CVD)氧化物填入沟槽、以化学机械研磨(chemicalmechanical planariztion, CMP)回蚀、以及进行氮化层剥离(stripping)以留下浅沟槽隔离元件208。基板202包括借由一或多个注入工艺(未显示)形成浅掺杂源极及漏极(LDD)区 214。当元件区204包括η型场效应晶体管(nFETs)及ρ型场效应晶体管(pFETs)时，利用适当的掺杂物(doping species)，将分别对η型场效应晶体管及ρ型场效应晶体管形成源极及漏极区。在一实施例中，以η型场效应晶体管为例，以低掺杂剂量离子注入而形成浅掺杂源极及漏极区214。ρ型场效应晶体管的各元件也可以相似的步骤形成，但使用相反的掺杂物。在一实施例中，在η型场效应晶体管及ρ型场效应晶体管均形成源极及漏极元件的步骤中，当由离子注入形成η型场效应晶体管的浅掺杂源极及漏极区214时，ρ型场效应晶体管及电阻区则由图案化光致抗蚀剂层覆盖；当由离子注入形成P型场效应晶体管的浅掺杂源极及漏极区214时，η型场效应晶体管及电阻区则本文档来自技高网...
【技术保护点】
１．一种形成多晶硅电阻装置的方法，包括：提供具有一第一区及一第二区的一基板；在该基板的该第一区上形成一虚设栅极堆叠，其中该虚设栅极堆叠具有一虚设栅极厚度延伸至该基板上方；在该基板的该第二区上形成一多晶硅电阻，其中该多晶硅电阻具有一多晶硅电阻厚度延伸至该基板上方，其小于该虚设栅极堆叠厚度；在该基板的该第一区中注入一掺质，而在该基板的该第一区中形成一源极区及一漏极区，并在该多晶硅电阻中注入该掺质；在该基板上的该虚设栅极堆叠上及该多晶硅电阻上形成一层间介电层；平坦化该层间介电层，因而暴露出该虚设栅极堆叠，而留下在该多晶硅电阻上的部分该层间介电层；以及以一高介电常数金属栅极取代该虚设栅极堆叠，并在以该高介电常数金属栅极取代该虚设栅极堆叠时，利用该多晶硅电阻上的该部分层间介电层作为一掩模保护该多晶硅电阻。
【技术特征摘要】
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【专利技术属性】
技术研发人员：林育贤，傅依婷，黄益民，
申请(专利权)人：台湾积体电路制造股份有限公司，
类型：发明
国别省市：71
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