基于低温多晶硅半导体薄膜晶体管的GOA电路制造技术

本发明专利技术提供一种基于低温多晶硅半导体薄膜晶体管的GOA电路，包括级联的多个GOA单元；第N级GOA单元包括一上拉控制部分(100)、一上拉部分(200)、一第一下拉部分(400)、和一下拉维持电路部分(500)；所述下拉维持电路部分(500)采用高低电位反推设计，并设置依次降低的第一、第二、第三直流恒压低电位(VSS1、VSS2、VSS3)、及一直流恒压高电位(H)，能够解决低温多晶硅半导体薄膜晶体管的自身特性对GOA驱动电路的影响，尤其是漏电问题带来的GOA功能性不良；同时解决了目前基于低温多晶硅半导体薄膜晶体管的GOA电路中下拉维持电路部分在非作用期间第二节点电位不能处于较高的电位的问题，有效维持第一节点(Q(N))和输出端(G(N))的低电位。

【技术实现步骤摘要】
基于低温多晶硅半导体薄膜晶体管的GOA电路
本专利技术涉及显示
，尤其涉及一种基于低温多晶硅半导体薄膜晶体管的GOA电路。
技术介绍
GOA(GateDriveOnArray)，是利用薄膜晶体管(thinfilmtransistor，TFT)液晶显示器阵列(Array)制程将栅极驱动器制作在薄膜晶体管阵列基板上，以实现逐行扫描的驱动方式。通常，GOA电路主要由上拉部分(Pull-uppart)、上拉控制部分(Pull-upcontrolpart)、下传部分(Transferpart)、下拉部分(Pull-downpart)、下拉维持电路部分(Pull-downHoldingpart)、以及负责电位抬升的上升部分(Boostpart)组成，上升部分一般由一自举电容构成。上拉部分主要负责将输入的时钟信号(Clock)输出至薄膜晶体管的栅极，作为液晶显示器的驱动信号。上拉控制部分主要负责控制上拉部分的打开，一般是由上级GOA电路传递来的信号作用。下拉部分主要负责在输出扫描信号后，快速地将扫描信号(亦即薄膜晶体管的栅极的电位)拉低为低电平。下拉维持电路部分则主要负责将扫描信号和上拉部分的信号保持在关闭状态(即设定的负电位)。上升部分则主要负责对上拉部分的电位进行二次抬升，确保上拉部分的正常输出。随着低温多晶硅(LowTemperaturePoly-silicon，LTPS)半导体薄膜晶体管的发展，LTPS-TFT液晶显示器也越来越受关注，LTPS-TFT液晶显示器具有高分辨率、反应速度快、高亮度、高开口率等优点。由于低温多晶硅较非晶硅(a-Si)的排列有次序，低温多晶硅半导体本身具有超高的电子迁移率，比非晶硅半导体相对高100倍以上，可以采用GOA技术将栅极驱动器制作在薄膜晶体管阵列基板上，达到系统整合的目标、节省空间及驱动IC的成本。然而，现有技术中针对低温多晶硅半导体薄膜晶体管的GOA电路的开发较少，尤其需要克服很多由于低温多晶硅半导体薄膜晶体管电性本身带来的问题。例如：传统的非晶硅半导体薄膜晶体管的电学特性中阈值电压一般大于0V，而且亚阈值区域的电压相对于电流的摆幅较大，但是低温多晶硅半导体薄膜晶体管的阈值电压值较低(一般约为0V左右)，而且亚阈值区域的摆幅较小，而GOA电路在关态时很多元件操作与阈值电压接近，甚至高于阈值电压，这样就会由于电路中TFT的漏电和工作电流的漂移，增加LTPSGOA电路设计的难度，很多适用于非晶硅半导体的扫描驱动电路，不能轻易的应用到低温多晶硅半导体的行扫描驱动电路中，会存在一些功能性问题，这样将会直接导致LTPSGOA电路无法工作，所以在设计电路时必须要考虑到低温多晶硅半导体薄膜晶体管的自身特性对GOA电路的影响。
技术实现思路
本专利技术的目的在于提供一种基于低温多晶硅半导体薄膜晶体管的GOA电路，解决低温多晶硅半导体薄膜晶体管的自身特性对GOA驱动电路的影响，尤其是漏电问题带来的GOA功能性不良；解决目前基于低温多晶硅半导体薄膜晶体管的GOA电路中下拉维持电路部分在非作用期间第二节点电位不能处于较高的电位的问题。为实现上述目的，本专利技术提供一种基于低温多晶硅半导体薄膜晶体管的GOA电路，包括级联的多个GOA单元，设N为正整数，第N级GOA单元包括一上拉控制部分、一上拉部分、一第一下拉部分、和一下拉维持电路部分；所述上拉控制部分包括第一晶体管，其栅极与源极均电性连接于该第N级GOA单元的上一级第N-1级GOA单元的输出端，漏极电性连接于第一节点；所述上拉部分包括第二晶体管，其栅极电性连接于第一节点，源极电性连接于第一时钟驱动信号，漏极电性连接于输出端；所述下拉维持电路部分电性连接于所述第一节点、输出端、一直流恒压高电位、及第一、第二、与第三直流恒压低电位；所述下拉维持电路部分采用高低电位反推设计，包括：第三晶体管，所述第三晶体管的栅极和源极均电性连接于直流恒压高电位，漏极电性连接于第五晶体管的源极；第四晶体管，所述第四晶体管的栅极电性连接于第三晶体管的漏极，源极电性连接于直流恒压高电位，漏极电性连接于第二节点；第五晶体管，所述第五晶体管的栅极电性连接于第一节点，源极电性连接于第三晶体管的漏极，漏极电性连接于第一直流恒压低电位；第六晶体管，所述第六晶体管的栅极电性连接于第一节点，源极电性连接于第二节点，漏极电性连接于第八晶体管的栅极；第七晶体管，所述第七晶体管的栅极电性连接于第一节点，源极电性连接于第二节点，漏极电性连接于第八晶体管的源极；第八晶体管，所述第八晶体管的栅极电性连接于第六晶体管的漏极，源极电性连接于第七晶体管的漏极，漏极电性连接于第三直流恒压低电位；第九晶体管，所述第九晶体管的栅极电性连接于第六晶体管的漏极，源极电性连接于第十晶体管的栅极，漏极电性连接于第三直流恒压低电位；第十晶体管，所述第十晶体管的栅极电性连接于第九晶体管的源极，源极电性连接于直流恒压高电位，漏极电性连接于第七晶体管的漏极；第十一晶体管，所述第十一晶体管的栅极与源极均电性连接于直流恒压高电位，漏极电性连接于第九晶体管的源极；第十二晶体管，所述第十二晶体管的栅极电性连接于第二节点，源极电性连接于第一节点，漏极电性连接于第二直流恒压低电位；第十三晶体管，所述第十三晶体管的栅极电性连接于第二节点，源极电性连接于输出端，漏极电性连接于第一直流恒压低电位；所述第三晶体管、第四晶体管、第五晶体管、第六晶体管、第七晶体管提供正向高电位，用于控制第十二晶体管和第十三晶体管的打开；所述第八晶体管、第九晶体管构成作用期间的负电位的反向自举，用于在作用期间向第二节点提供更低电位；利用直流恒压高电位在非作用期间向第二节点提供适当的高电位，使得第一节点与输出端维持低电位；所述第一下拉部分电性连接于所述第一节点、第二时钟驱动信号及第二直流恒压低电位，所述第一下拉部分依据第二时钟驱动信号下拉所述第一节点的电位至所述第二直流恒压低电位；所述第一下拉部分包括一第十四晶体管，所述第十四晶体管的栅极电性连接于第二时钟驱动信号，源极电性连接于第一节点，漏极电性连接于第二直流恒压低电位；所述第三直流恒压低电位<第二直流恒压低电位<第一直流恒压低电位。所述第四晶体管、第七晶体管、与第八晶体管串联。所述基于低温多晶硅半导体薄膜晶体管的GOA电路，还包括一上升部分，所述上升部分电性连接于所述第一节点与输出端之间，用来抬升所述第一节点的电位。所述上升部分包括一电容，所述电容的一端电性连接于第一节点，另一端电性连接于输出端。第一时钟驱动信号与第二时钟驱动信号的波形占空比小于50/50；在第二时钟驱动信号的高电位期间，所述第十四晶体管下拉所述第一节点的电位至所述第二直流恒压低电位。所述第一节点的信号输出波形依据第一时钟驱动信号与第二时钟驱动信号的波形占空比的变化而变化。所述第一节点的信号输出波形呈“凸”字形。所述GOA电路的第一级连接关系中，第一晶体管的栅极与源极均电性连接于电路的启动信号端。所述GOA电路采用输出端的输出信号作为上下级传信号。本专利技术的有益效果：本专利技术提供的基于低温多晶硅半导体薄膜晶体管的GOA电路，在下拉维持电路部分采用高低电位反推设计，并设置依次降低的第一、第二、第三直流恒压低电位、及一直流本文档来自技高网...

【技术保护点】
一种基于低温多晶硅半导体薄膜晶体管的GOA电路，其特征在于，包括级联的多个GOA单元，设N为正整数，第N级GOA单元包括一上拉控制部分(100)、一上拉部分(200)、一第一下拉部分(400)、和一下拉维持电路部分(500)；所述上拉控制部分(100)包括第一晶体管(T1)，其栅极与源极均电性连接于该第N级GOA单元的上一级第N‑1级GOA单元的输出端(G(N‑1))，漏极电性连接于第一节点(Q(N))；所述上拉部分(200)包括第二晶体管(T2)，其栅极电性连接于第一节点(Q(N))，源极电性连接于第一时钟驱动信号(CKN)，漏极电性连接于输出端(G(N))；所述下拉维持电路部分(500)电性连接于所述第一节点(Q(N))、输出端(G(N))、一直流恒压高电位(H)、及第一、第二、与第三直流恒压低电位(VSS1、VSS2、VSS3)；所述下拉维持电路部分(500)采用高低电位反推设计，包括：第三晶体管(T3)，所述第三晶体管(T3)的栅极和源极均电性连接于直流恒压高电位(H)，漏极电性连接于第五晶体管(T5)的源极；第四晶体管(T4)，所述第四晶体管(T4)的栅极电性连接于第三晶体管(T3)的漏极，源极电性连接于直流恒压高电位(H)，漏极电性连接于第二节点(P(N))；第五晶体管(T5)，所述第五晶体管(T5)的栅极电性连接于第一节点(Q(N))，源极电性连接于第三晶体管(T3)的漏极，漏极电性连接于第一直流恒压低电位(VSS1)；第六晶体管(T6)，所述第六晶体管(T6)的栅极电性连接于第一节点(Q(N))，源极电性连接于第二节点(P(N))，漏极电性连接于第八晶体管(T8)的栅极；第七晶体管(T7)，所述第七晶体管(T7)的栅极电性连接于第一节点(Q(N))，源极电性连接于第二节点(P(N))，漏极电性连接于第八晶体管(T8)的源极；第八晶体管(T8)，所述第八晶体管(T8)的栅极电性连接于第六晶体管(T6)的漏极，源极电性连接于第七晶体管(T7)的漏极，漏极电性连接于第三直流恒压低电位(VSS3)；第九晶体管(T9)，所述第九晶体管(T9)的栅极电性连接于第六晶体管(T6)的漏极，源极电性连接于第十晶体管(T10)的栅极，漏极电性连接于第三直流恒压低电位(VSS3)；第十晶体管(T10)，所述第十晶体管(T10)的栅极电性连接于第九晶体管(T9)的源极，源极电性连接于直流恒压高电位(H)，漏极电性连接于第七晶体管(T7)的漏极；第十一晶体管(T11)，所述第十一晶体管(T11)的栅极与源极均电性连接于直流恒压高电位(H)，漏极电性连接于第九晶体管(T9)的源极；第十二晶体管(T12)，所述第十二晶体管(T12)的栅极电性连接于第二节点(P(N))，源极电性连接于第一节点(Q(N))，漏极电性连接于第二直流恒压低电位(VSS2)；第十三晶体管(T13)，所述第十三晶体管(T13)的栅极电性连接于第二节点(P(N))，源极电性连接于输出端(G(N))，漏极电性连接于第一直流恒压低电位(VSS1)；所述第三晶体管(T3)、第四晶体管(T4)、第五晶体管(T5)、第六晶体管(T6)、第七晶体管(T7)提供正向高电位，用于控制第十二晶体管(T12)和第十三晶体管(T13)的打开；所述第八晶体管(T8)、第九晶体管(T9)构成作用期间的负电位的反向自举，用于在作用期间向第二节点(P(N))提供更低电位；利用直流恒压高电位(H)在非作用期间向第二节点(P(N))提供适当的高电位，使得第一节点(Q(N))与输出端(G(N))维持低电位；所述第一下拉部分(400)电性连接于所述第一节点(Q(N))、第二时钟驱动信号(XCKN)及第二直流恒压低电位(VSS2)，所述第一下拉部分(400)依据第二时钟驱动信号(XCKN)下拉所述第一节点(Q(N))的电位至所述第二直流恒压低电位(VSS2)；所述第一下拉部分(400)包括一第十四晶体管(T14)，所述第十四晶体管(T14)的栅极电性连接于第二时钟驱动信号(XCKN)，源极电性连接于第一节点(Q(N))，漏极电性连接于第二直流恒压低电位(VSS2)；所述第三直流恒压低电位(VSS3)<第二直流恒压低电位(VSS2)<第一直流恒压低电位(VSS1)。...

【技术特征摘要】
1.一种基于低温多晶硅半导体薄膜晶体管的GOA电路，其特征在于，包括级联的多个GOA单元，设N为正整数，第N级GOA单元包括一上拉控制部分(100)、一上拉部分(200)、一第一下拉部分(400)、和一下拉维持电路部分(500)；所述上拉控制部分(100)包括第一晶体管(T1)，其栅极与源极均电性连接于该第N级GOA单元的上一级第N-1级GOA单元的输出端(G(N-1))，漏极电性连接于第一节点(Q(N))；所述上拉部分(200)包括第二晶体管(T2)，其栅极电性连接于第一节点(Q(N))，源极电性连接于第一时钟驱动信号(CKN)，漏极电性连接于输出端(G(N))；所述下拉维持电路部分(500)电性连接于所述第一节点(Q(N))、输出端(G(N))、一直流恒压高电位(H)、及第一、第二、与第三直流恒压低电位(VSS1、VSS2、VSS3)；所述下拉维持电路部分(500)采用高低电位反推设计，包括：第三晶体管(T3)，所述第三晶体管(T3)的栅极和源极均电性连接于直流恒压高电位(H)，漏极电性连接于第五晶体管(T5)的源极；第四晶体管(T4)，所述第四晶体管(T4)的栅极电性连接于第三晶体管(T3)的漏极，源极电性连接于直流恒压高电位(H)，漏极电性连接于第二节点(P(N))；第五晶体管(T5)，所述第五晶体管(T5)的栅极电性连接于第一节点(Q(N))，源极电性连接于第三晶体管(T3)的漏极，漏极电性连接于第一直流恒压低电位(VSS1)；第六晶体管(T6)，所述第六晶体管(T6)的栅极电性连接于第一节点(Q(N))，源极电性连接于第二节点(P(N))，漏极电性连接于第八晶体管(T8)的栅极；第七晶体管(T7)，所述第七晶体管(T7)的栅极电性连接于第一节点(Q(N))，源极电性连接于第二节点(P(N))，漏极电性连接于第八晶体管(T8)的源极；第八晶体管(T8)，所述第八晶体管(T8)的栅极电性连接于第六晶体管(T6)的漏极，源极电性连接于第七晶体管(T7)的漏极，漏极电性连接于第三直流恒压低电位(VSS3)；第九晶体管(T9)，所述第九晶体管(T9)的栅极电性连接于第六晶体管(T6)的漏极，源极电性连接于第十晶体管(T10)的栅极，漏极电性连接于第三直流恒压低电位(VSS3)；第十晶体管(T10)，所述第十晶体管(T10)的栅极电性连接于第九晶体管(T9)的源极，源极电性连接于直流恒压高电位(H)，漏极电性连接于第七晶体管(T7)的漏极；第十一晶体管(T11)，所述第十一晶体管(T11)的栅极与源极均电性连接于直流恒压高电位(H)，漏极电性连接于第九晶体管(T9)的源极；第十二晶体管(T12)，所述第十二晶体管(T12)的栅极电性连接于第二节点(P(N))，源极电性连接于第一节点(Q(N))，漏极电性连接于第二直流恒压低电位(VSS2)；第十三晶体管(T13)，所述第十三晶体管(T13)的栅极电性连接于第二节点(P(N))，源极电性连接于输出端(G(N))，漏极电性连...

【专利技术属性】
技术研发人员：肖军城，
申请(专利权)人：深圳市华星光电技术有限公司，
类型：发明
国别省市：广东;44