半导体器件制造技术

一种半导体器件包括：阻抗控制信号发生单元，被配置成产生用于控制阻抗值的阻抗控制信号；第一处理单元，被配置成响应于第一设定值来处理阻抗控制信号且产生第一处理信号；第一时钟终端单元，其被配置成与第一时钟路径耦接且响应于阻抗控制信号来确定阻抗值；以及第二时钟终端单元，其被配置成与第二时钟路径耦接且响应于第一处理信号来确定阻抗值。

【技术实现步骤摘要】
半导体器件相关申请的交叉引用本申请要求2011年8月1日提交的韩国专利申请No.10-2011-0076424的优先权，其全部内容通过引用合并于此。
本专利技术的示例性实施例涉及一种能够控制阻抗的半导体器件。
技术介绍
半导体器件可以包括用以准确地控制基于时钟的系统中的时钟的占空系数(dutycycle)的系统和特征。时钟的占空系数是高脉冲持续时间或低脉冲持续时间对时钟周期之比。近来的存储装置，具体而言，双倍数据率(DDR)同步存储器件，使用时钟来用于例如数据选通。与时钟的上升沿和下降沿同步地连续输入和输出两比特的数据。如果时钟的占空系数没有维持在约50％，则所输入和输出的数据可能失真。因此，准确地控制存储器件中的时钟的占空系数是重要的。输入于存储器件中的时钟在外部的时钟发生器中产生，且经由传输线路被传送至存储器件。在这种配置中，时钟的占空系数可能失真，因为时钟的高脉冲持续时间和低脉冲持续时间由于时钟发生器的失配、传输期间的外部噪声、以及电信号的振幅在传输线路上的衰减而变得不同。为了控制时钟的占空系数，可以在存储器件中使用用于校正占空系数的占空系数校正器。然而，即使使用占空系数校正器本文档来自技高网...

【技术保护点】
一种半导体器件，包括：阻抗控制信号发生单元，所述阻抗控制信号发生单元被配置成产生用于控制阻抗值的阻抗控制信号；第一处理单元，所述第一处理单元被配置成响应于第一设定值来处理所述阻抗控制信号且产生第一处理信号；以及第二时钟终端单元，所述第二时钟终端单元被配置成与第二时钟路径耦接且响应于所述第一处理信号来确定阻抗值。

【技术特征摘要】
2011.08.01 KR 10-2011-00764241.一种半导体器件，包括：阻抗控制信号发生单元，所述阻抗控制信号发生单元被配置成产生用于控制阻抗值的阻抗控制信号；第一处理单元，所述第一处理单元被配置成响应于第一设定值来处理所述阻抗控制信号且产生第一处理信号；以及第二时钟终端单元，所述第二时钟终端单元被配置成与第二时钟路径耦接且响应于所述第一处理信号来确定阻抗值，其中，所述第一设定值包括减法/加法信号以及第一控制信号，并且所述第一处理单元响应于所述减法/加法信号而将所述第一控制信号与所述阻抗控制信号相加或者从所述阻抗控制信号减去所述第一控制信号。2.如权利要求1所述的半导体器件，还包括：第一时钟终端单元，所述第一时钟终端单元被配置成与第一时钟路径耦接且响应于所述阻抗控制信号来确定阻抗值。3.如权利要求2所述的半导体器件，还包括：第二数据终端单元，所述第二数据终端单元被配置成与第二数据路径耦接且响应于所述第一处理信号来确定阻抗值。4.如权利要求3所述的半导体器件，还包括：第一数据终端单元，所述第一数据终端单元被配置成与第一数据路径耦接且响应于所述阻抗控制信号来确定阻抗值。5.如权利要求2所述的半导体器件，还包括：第二处理单元，所述第二处理单元被配置成响应于第二设定值来处理所述阻抗控制信号且产生第二处理信号；第一数据终端单元，所述第一数据终端单元被配置成与第一数据路径耦接且响应于所述阻抗控制信号来确定阻抗值；以及第二数据终端单元，所述第二数据终端单元被配置成与第二数据路径耦接且响应于所述第二处理信号来确定阻抗值。6.如权利要求5所述的半导体器件，其中，所述第二设定值包括减法/加法信号以及第二控制信号，并且所述第二处理单元响应于所述减法/加法信号而将所述第二控制信号与所述阻抗控制信号相加或者从所述阻抗控制信号减去所述第二控制信号。7.如权利要求2所述的半导体器件，其中，所述第一时钟终端单元经由上拉终端操作来确定阻抗值，并且所述第二时钟终端单元经由上拉终端操作来确定阻抗值。8.如权利要求4所述的半导体器件，其中，所述第一数据终端单元经由上拉终端操作来确定阻抗值，并且所述第二数据终端单元经由上拉终端操作来确定阻抗值。9.如权利要求2所述的半导体器件，其中，所述第一时钟终端单元经由下拉终端操作来确定阻抗值，并且所述第二时钟终端单元经由下拉终端操作来确定阻抗值。10.如权利要求4所述的半导体器件，其中，所述第一数据终端单元经由下拉终端操作来确定阻抗值，并且所述第二数据终端单元经由下拉终端操作来确定阻抗值。...

【专利技术属性】
技术研发人员：李根一，
申请(专利权)人：海力士半导体有限公司，
类型：发明
国别省市：