半导体元件及其制造方法技术

一种半导体元件及其制造方法。半导体元件的制造方法包括下列步骤。于衬底中形成多个沟道，其中各沟道具有第一侧壁及与第一侧壁相对的第二侧壁。于沟道中分别形成多个导体结构，各导体结构具有掺杂区，各掺杂区形成于各沟道的第一侧壁中。于衬底上顺应性地形成衬层以覆盖导体结构。进行掺质植入步骤，以使衬层形成改质部分及未改质部分。移除衬层的一部分以暴露出靠近沟道的第二侧壁处的部分导体结构。以剩余的衬层作为掩膜移除部分导体结构以形成多个开口。于开口中填入多个隔离结构。

【技术实现步骤摘要】
本专利技术是有关于一种半导体元件及其制造方法，且特别是有关于一种能够降低耦合效应(coupling effect)的半导体元件及其制造方法。
技术介绍
为提高动态随机存取存储器(DRAM)的积集度以加快元件的操作速度，以及符合消费者对于小型化电子装置的需求，近来动态随机存取存储器(DRAM)中的晶体管通道区长度的设计有持续缩短的趋势。但如此一来晶体管会产生严重的短通道效应(shortchannel effect)以及导通电流(on current)下降等问题。 已知的一种解决方法是将水平方向的晶体管改为垂直方向的晶体管的结构。此种结构是将垂直式晶体管制作于沟道中，并形成埋入式位线(buried BL)与埋入式字符线(buried WL)。一种埋入式位线的设置方式是形成金属埋入式位线。然而，随着元件尺寸持续缩小的趋势，在操作此动态随机存取存储器时，相邻两个埋入式位线之间容易产生严重的耦合效应，而影响元件效能及可靠度。
技术实现思路
有鉴于此，本专利技术提供一种半导体元件及其制造方法，而可有助于降低相邻两个埋入式位线之间的耦合效应。本专利技术提出一种半导体元件的制造方法，其包括下列步骤。于衬底中形成多个沟道，其中各沟道具有第一侧壁及与第一侧壁相对的第二侧壁。于沟道中分别形成多个导体结构，各导体结构具有掺杂区，各掺杂区形成于各沟道的第一侧壁中。于衬底上顺应性地形成衬层以覆盖导体结构。进行掺质植入步骤，以使衬层形成改质部分及未改质部分。移除衬层的一部分以暴露出靠近沟道的第二侧壁处的部分导体结构。以剩余的衬层作为掩膜移除部分导体结构以形成多个开口。于开口中填入多个隔离结构。本专利技术另提出一种半导体元件，包括衬底、多个导体结构以及多个隔离结构。衬底中具有多个沟道，其中各沟道具有第一侧壁及与第一侧壁相对的第二侧壁。导体结构分别配置于沟道的第一侧壁上且覆盖沟道的部分底部。各导体结构具有掺杂区，各掺杂区配置于各沟道的第一侧壁中。隔离结构分别配置于导体结构与沟道的第二侧壁之间。基于上述，本专利技术的半导体元件及其制造方法利用掺质植入步骤对衬层改质，能够根据需求移除改质或未改质的衬层，因而形成用以移除部分导体结构以形成隔离结构的图案化掩膜层。如此一来，由于本专利技术的半导体元件在相邻两个导体结构之间设置有隔离结构，而可有助于隔绝操作时相邻导体结构之间产生的干扰，并能够减少耦合效应等问题的发生。此外，本专利技术的半导体元件的制造方法工艺简单，并可整合于现有的一般工艺。附图说明为让本专利技术的上述特征和优点能更明显易懂，下文特举实施例，并配合附图作详细说明如下，其中图IA至图IF是依照本专利技术的一实施例的一种半导体元件的制造方法的剖面示意图。图2A至图2C是依照本专利技术的另一实施例的一种半导体元件的制造方法的剖面示意图。具体实施例方式图IA至图IF是依照本专利技术的一实施例的一种半导体元件的制造方法的剖面示意图。请参照图1A，提供衬底100，其例如是硅衬底或其它半导体衬底。接着，于衬底100上形成图案化掩膜层102。图案化掩膜层102的材料例如是氮化硅，且其形成方法例如是化学气相沉积法。然后以图案化掩膜层102为掩膜移除部分衬底100，以于衬底100中形成多 个沟道104，其中各沟道104具有第一侧壁104a及与第一侧壁104a相对的第二侧壁104b。请参照图1B，于沟道104中分别形成多个导体结构106。导体结构106例如是作为后续预形成的埋入式位线。在一实施例中，导体结构106可以利用下述步骤而形成，但本专利技术并不限于此。首先，于沟道104的第一侧壁104a、第二侧壁104b及底部上形成一层介电层108，其中介电层108于第一侧壁104a上具有暴露出衬底100的开口 108a。介电层108的材料例如是氧化硅，且其形成方法例如是热氧化法。接着，于开口 108a所暴露出的衬底100中形成掺杂区110，亦即掺杂区110会位于沟道104的第一侧壁104a中。掺杂区110的形成方法例如是先在开口 108a中形成掺杂有砷(As)或磷(P)的掺杂多晶硅层112，并利用热工艺使掺杂多晶硅层112中的砷(As)或磷(P)掺质扩散至位于第一侧壁104a的衬底100中。之后，于介电层108上顺应性地形成阻挡层114，并使阻挡层114填入开口 108a中。阻挡层114例如是氮化钛(TiN)或钛(Ti)，其中阻挡层114中的钛(Ti)会与掺杂多晶硅层112产生反应而形成金属硅化物116。然后，于沟道104的中形成导体层118，其中导体层118填满沟道104的下部并覆盖阻挡层114，因而形成导体结构106。导体层118的材质包括金属材料，例如钨、铜、铝或铜铝合金等。请参照图1C，于衬底100上顺应性地形成衬层120以覆盖图案化掩膜层102、导体结构106及沟道104的第一侧壁104a、第二侧壁104b。在此实施例中，衬层120的材料例如是氮化硅，且其形成方法例如是化学气相沉积法。之后，进行掺质植入步骤122，对位于图案化掩膜层102顶部、沟道104的第二侧壁104b与靠近第二侧壁104b处的部分导体结构106上的衬层120进行改质,使衬层120被分为改质部分120a与未改质部分120b。掺质植入步骤122所植入的掺质例如是氙(Xe)。在一实施例中，可以使用约介于5E13cnT2至lE15cm_2之间的掺质剂量以及约介于5KeV至25KeV之间的适合能量，来进行掺质植入步骤122。此外，掺质植入步骤122例如是以4° -8°的倾斜角Θ I来植入掺质，倾斜角Θ1取决于沟道104的高宽比(aspect ratio),且只要能够使靠近第二侧壁104b处的部分导体结构106上的衬层120进行改质即可。请参照图1D，移除改质部分120a，而剩余的未改质部分120b则形成图案化掩膜层。图案化掩膜层至少暴露靠近第二侧壁104b处的部分导体结构106。移除改质部分120a的方法例如是进行湿式蚀刻法，且可利用稀释的氢氟酸(dilute hydrofluoric acid,DHF)或缓冲级氢氟酸(buffered hydrofluoric acid, BHF)作为蚀刻液。在此说明的是，由于DHF或BHF等蚀刻液对掺杂有氙(Xe)掺质的氮化硅(亦即改质部分120a)的蚀刻速率远高于未经掺杂的氮化硅(亦即未改质部分120b)，因此进行湿式蚀刻几乎仅会移除改质部分120a而留下未改质部分120b。此外，在此实施例中，形成衬层120后采用倾斜角掺质植入法对衬层进行改质，并移除未改质的衬层而形成图案化掩膜层，因此不需使用掩膜或微影技术即可利用倾斜角ΘI的控制来制作出图案化掩膜层。请参照图1E，以未改质部分120b作为掩膜，移除暴露的部分导体结构106，以形成开口 124及剩余的导体结构106’。移除部分导体结构106的方法例如是进行非等向性的干式蚀刻法，而移除暴露出的导体层118、阻挡层114及至少部分介电层108。在一实施例中，在移除部分导体结构106之后，开口 124可以暴露出位于沟道104的第二侧壁104b及底部的部分介电层108或是暴露出位于沟道104的第二 侧壁104b及底部的部分衬底100表面。值得一提的是，在开口 124中被移除掉的部分导体层118及阻挡层114宽度Wl例如是不超过原来导体层118及阻挡本文档来自技高网...

【技术保护点】
一种半导体元件的制造方法，包括：于一衬底中形成多个沟道，其中各所述沟道具有一第一侧壁及与该第一侧壁相对的一第二侧壁；于所述沟道中分别形成多个导体结构，各所述导体结构具有一掺杂区，各所述掺杂区形成于各所述沟道的该第一侧壁中；于该衬底上顺应性地形成一衬层，以覆盖所述导体结构；进行一掺质植入步骤，以使该衬层形成一改质部分以及一未改质部分；移除该衬层的一部分，以暴露出靠近所述沟道的所述第二侧壁处的部分所述导体结构；以剩余的该衬层作为掩膜，移除部分所述导体结构，以形成多个开口；以及于所述开口中填入多个隔离结构。

【技术特征摘要】
1.一种半导体元件的制造方法，包括 于一衬底中形成多个沟道，其中各所述沟道具有一第一侧壁及与该第一侧壁相对的一第二侧壁； 于所述沟道中分别形成多个导体结构，各所述导体结构具有一掺杂区，各所述掺杂区形成于各所述沟道的该第一侧壁中； 于该衬底上顺应性地形成一衬层，以覆盖所述导体结构； 进行一掺质植入步骤，以使该衬层形成一改质部分以及一未改质部分； 移除该衬层的一部分，以暴露出靠近所述沟道的所述第二侧壁处的部分所述导体结构； 以剩余的该衬层作为掩膜，移除部分所述导体结构，以形成多个开口 ；以及 于所述开口中填入多个隔离结构。2.如权利要求I所述的半导体元件的制造方法，其中该掺质植入步骤所植入的掺质为氙，且被移除的部分该衬层为该改质部分。3.如权利要求2所述的半导体元件的制造方法，其中该衬层的材料为氮化硅。4.如权利要求I所述的半导体元件的制造方法，其中该掺质植入步骤所植入的掺质为二氟化硼，且被移除的部分该衬层为该未改质部分。5.如权利要求4所述的半导体元件的制造方法，其中该衬层的材料为多晶硅。6...

【专利技术属性】
技术研发人员：龙镜丞，
申请(专利权)人：华邦电子股份有限公司，
类型：发明
国别省市：