与逻辑电路和芯片制造技术

本发明专利技术实施例公开了与逻辑电路和芯片，该电路包括：阻变忆阻器阵列和比较器；阻变忆阻器阵列中同一列阻变忆阻器的正相输入端相连接，以使同一列阻变忆阻器的正相输入端作为与逻辑电路的信号输入端或辅助信号输入端，辅助信号输入端工作时连接到低电平；阻变忆阻器阵列中同一行阻变忆阻器的反相输入端与一个比较器的输入端相连接，以使比较器的输出端作为与逻辑电路的信号输出端；比较器的输入端接收到的电压大于阈值电压时，比较器的输出端输出高电平，比较器的输入端接收到的电压小于阈值电压时，比较器的输出端输出低电平。本发明专利技术实施例中，在节省与逻辑电路所占面积的同时，实现了与逻辑电路可编程的性能。

【技术实现步骤摘要】

本专利技术涉及电子
，尤其涉及与逻辑电路和芯片。
技术介绍
与逻辑电路通常基于金属-氧化物-半导体(MOS, Metal-Oxide-Semiconductor)管存储器件，随着芯片集成度的要求越来越高，与逻辑电路的尺寸也在不断减小，但是由于MOS管存储器件本身大小的限制，因此现有技术中的与逻辑电路存在着最小尺寸的技术节点。
技术实现思路
本专利技术实施例中提供了与逻辑电路和芯片，用以解决现有技术中存在的与逻辑电 路存在着最小尺寸的技术节点的问题。为解决上述问题，本专利技术实施例公开了如下技术方案一方面，提供了一种与逻辑电路，包括阻变忆阻器阵列和比较器；所述阻变忆阻器阵列中同一列阻变忆阻器的正相输入端相连接，以使所述同一列阻变忆阻器的正相输入端作为所述与逻辑电路的信号输入端或辅助信号输入端，所述辅助信号输入端工作时连接到低电平；所述阻变忆阻器阵列中同一行阻变忆阻器的反相输入端与一个所述比较器的输入端相连接，以使所述比较器的输出端作为所述与逻辑电路的信号输出端；所述比较器的输入端接收到的电压大于阈值电压时，所述比较器的输出端输出高电平，所述比较器的输入端接收到的电压小于阈值电压时，所述比较器的输出端输出低电平。优选地，两个所述信号输入端和一个所述辅助信号输入端作为一组，以使同一组的两个所述信号输入端用于接收两个数字输入信号的同一位。优选地，所述阻变忆阻器的阻态包括高阻值阻态和低阻值阻态；所述阻变忆阻器阵列中同一行的阻变忆阻器中有三个处于低阻值阻态的阻变忆阻器；以及，所述阻变忆阻器阵列中同一列的阻变忆阻器中有一个处于低阻值阻态的阻变忆阻器。优选地，所述阻变忆阻器包括单极型阻变忆阻器或双极型阻变忆阻器。优选地，所述阻变忆阻器包括阻变存储器(RRAM，Resistive RandomAccessMemory)或相变存储器(PRAM, Phase-Change Random Access Memory)或铁电存储器(FRAM, ferroelectric Random Access Memory)或磁存储器(MRAM, Magnetic RandomAccess Memory)。一方面，提供了一种芯片，包括顶电极金属条、底电极金属条和与逻辑电路；所述与逻辑电路包括阻变忆阻器阵列和比较器；所述阻变忆阻器阵列中同一列阻变忆阻器的正相输入端通过所述顶电极金属条相连接，以使所述同一列阻变忆阻器的正相输入端作为所述与逻辑电路的信号输入端或辅助信号输入端，所述辅助信号输入端工作时连接到低电平；所述阻变忆阻器阵列中同一行阻变忆阻器的反相输入端通过所述底电极金属条与一个所述比较器的输入端相连接，以使所述比较器的输出端作为所述与逻辑电路的信号输出端；所述比较器的输入端接收到的电压大于阈值电压时，所述比较器的输出端输出高电平，所述比较器的输入端接收到的电压小于阈值电压时，所述比较器的输出端输出低电平。优选地，两个所述信号输入端和一个所述辅助信号输入端作为一组，以使同一组的两个所述信号输入端用于接收两个数字输入信号的同一位。优选地，所述阻变忆阻器的阻态包括高阻值阻态和低阻值阻态；所述阻变忆阻 器阵列中同一行的阻变忆阻器中有三个处于低阻值阻态的阻变忆阻器；以及，所述阻变忆阻器阵列中同一列的阻变忆阻器中有一个处于低阻值阻态的阻变忆阻器。优选地，所述阻变忆阻器包括单极型阻变忆阻器或双极型阻变忆阻器。优选地，所述阻变忆阻器包括RRAM或PRAM或FRAM或MRAM。本专利技术实施例所提供的与逻辑电路，在其电路构成中未完全采用传统的MOS管存储器件，而是部分采用了阻变忆阻器这种具有两端结构的新型存储器件，由于阻变忆阻器具有可缩小性好、存储密度高、功耗低、读写速度快、反复操作耐受力强、数据保持时间长等特点，因此在有效节省与逻辑电路所占面积的同时，实现了与逻辑电路可编程的性能。附图说明为了更清楚地说明本专利技术实施例或现有技术中的技术方案，下面将对实施例中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本专利技术的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。图I是本专利技术一个实施例中的与逻辑电路的原理图；图2是本专利技术一个实施例中的阻变忆阻器阵列的阻态设置示意图；图3a是单极型阻变忆阻器的电导率随电压增大的曲线图；图3b是单极型阻变忆阻器的电导率随电压减小的曲线图；图4是双极型阻变忆阻器的电导率随电压变化的曲线图。具体实施例方式下面将结合本专利技术实施例中的附图，对本专利技术实施例中的技术方案进行清楚、完整的描述，显然，所描述的实施例仅仅是本专利技术一部分实施例，而不是全部的实施例。基于本专利技术中的实施例，本领域普通技术人员在没有作出创造性劳动前提下所获得的所有其他实施例，都属于本专利技术保护的范围。如图I所示，为本专利技术一个实施例中的与逻辑电路的原理图。该与逻辑电路可以包括，阻变忆阻器阵列10和比较器11。阻变忆阻器阵列10中同一列阻变忆阻器101的正相输入端相连接，以使同一列阻变忆阻器101的正相输入端作为与逻辑电路的信号输入端或辅助信号输入端，辅助信号输入端工作时连接到低电平，信号输入端用于接收低电平或高电平信号，具体可以用于接收预定数目个N位数字输入信号(Din)中的一位，N为正整数，上述预定数目可以根据具体情况而设定，本专利技术实施例中仅以用于实现两个N位数字输入信号进行按位相与运算的与逻辑电路为例进行说明，阻变忆阻器阵列10中同一行阻变忆阻器101的反相输入端与一个比较器11的输入端相连接，以使比较器11的输出端作为与逻辑电路的信号输出端，该信号输出端用于输出低电平或高电平信号，具体可以用于输出N位数字输出信号(Dout)中的一位。其中，阻变忆阻器101为两端器件，参照图1，阻变忆阻器101的上端为正相输入端，阻变忆阻器101的下端为反相输入端 。本专利技术实施例中，比较器11的输入端接收到的电压大于阈值电压时，比较器11的输出端输出高电平，相应地，与逻辑电路的信号输出端输出高电平，即数字信号“I”；比较器11的输入端接收到的电压小于阈值电压时，比较器11的输出端输出低电平，相应地，与逻辑电路的信号输出端输出低电平，即数字信号“O”。其中，比较器11可由多种方式实现，本专利技术不做具体限定。当与逻辑电路用于实现两个N位数字输入信号进行按位相与运算时，阻变忆阻器阵列10可以形成行数为N，列数为3N的阵列，每一列阻变忆阻器101的正相输入端作为一个输入端口，共有3N个输入端口，其中，与逻辑电路的信号输入端为2N个，与逻辑电路的辅助信号输入端为N个,预先将两个信号输入端和一个辅助信号输入端划分为一组，同一组的两个信号输入端用于接收两个数字输入信号的同一位，本专利技术实施例中的与逻辑电路用于实现两个数字输入信号按位相与的功能，例如，与逻辑电路的两个数字输入信号分别为Dinl和Din2，数字输出信号为Dout，数字输入信号和数字输出信号各位的对应关系可以如表一所不。表一权利要求1.一种与逻辑电路，其特征在于，包括阻变忆阻器阵列和比较器； 所述阻变忆阻器阵列中同一列阻变忆阻器的正相输入端相连接，以使所述同一列阻变忆阻器的正相输入端作为所述与逻辑电路的信号输入端或辅助信号输入端，所述辅助信号输入端工作时连接到低电平； 本文档来自技高网...

【技术保护点】
一种与逻辑电路，其特征在于，包括：阻变忆阻器阵列和比较器；所述阻变忆阻器阵列中同一列阻变忆阻器的正相输入端相连接，以使所述同一列阻变忆阻器的正相输入端作为所述与逻辑电路的信号输入端或辅助信号输入端，所述辅助信号输入端工作时连接到低电平；所述阻变忆阻器阵列中同一行阻变忆阻器的反相输入端与一个所述比较器的输入端相连接，以使所述比较器的输出端作为所述与逻辑电路的信号输出端；所述比较器的输入端接收到的电压大于阈值电压时，所述比较器的输出端输出高电平，所述比较器的输入端接收到的电压小于阈值电压时，所述比较器的输出端输出低电平。

【技术特征摘要】

【专利技术属性】
技术研发人员：黄如，张耀凯，蔡一茂，陈诚，
申请(专利权)人：北京大学，
类型：发明
国别省市：