一种具有改进的逻辑单元的集成电路制造技术

本发明专利技术提供了具有改进的逻辑单元的集成电路。在一个实施方案中，提供了一种具有多个逻辑单元(LC)的集成电路，每个LC都包括：查找表，其具有LUT输出端；和第一多路选择器；其中，第一多路选择器输入端被连接到LC的第一输入端，第二多路选择器输入端被连接到LUT输出端，多路选择器输出端被连接到LC的第一输出端，并且多路选择器选择端被连接到LC的第二输入端，以便选择传递在第一和第二多路选择器输入端出现的信号中的哪一个，通过把一个LC的第一输入端链式耦合到另一个LC的第一输出端，形成了一个WLUT链。

【技术实现步骤摘要】

本专利技术涉及ー种集成电路，尤其涉及现场可编程逻辑门阵列(FieldProgrammable Gate Array,简称 FPGA)逻辑单兀。
技术介绍
FPGA是ー种由FPGA用户来指定其功能的集成电路。FPGA通常包括大量的逻辑单J Li o 图I示出了ー种基本FPGA逻辑单元(logic cell，下称LC)，其包括查找表(look-up table，即LUT) 102和D触发器(DFF) 108。4输入LUT 102被示出具有ー组配置存储单元，共16个，其可以被配置或编程以用于计算任何4输入的组合逻辑功能。请注意，这类编程电路的细节与本专利技术的类型无关，所以未在图I中示出。LUT 102的输出不仅仅直接连接到LC的输出，而且还送入D触发器108的D输入端，D触发器108的Q输出可用作另ー个LC输出。触发器108还可以有时钟使能(enable)端、置位(set)端和/或复位(reset)端，这些也没有在图中示出。在该逻辑単元内，可以提供多路选择器(multiplexer，即MUX)及其它逻辑以便允许将触发器的Q输出端连接到LUT的某些输入端。另外，逻辑单元的输出信号可以经由ー些通用的互连网络路由到逻辑单元的输入端，以便构建任何给定的数字逻辑电路。这个基本逻辑单元在逻辑上是完整的。然而，需要有一种对于面积和时序更有效率和/或布局更友好的逻辑单元及其集成电路。
技术实现思路
因此，本专利技术的目的是提供一种新的LC，其可以被互连并编程来实现功能，并且面积和时间更有效率和/或布局更友好。根据第一方面，本专利技术提供了ー种具有多个逻辑単元的集成电路，所述多个逻辑单元中的姆ー个都包括第一输入端、第二输入端、多个第三输入端、和第一输出端；具有多个LUT输入端的查找表，多个LUT输入端分别连接到所述逻辑単元的所述多个第三输入端；以及，LUT输出端；第一多路选择器，其具有第一多路选择器输入端、第二多路选择器输入端、选择端和多路选择器输出端；其中，第一多路选择器的第一多路选择器输入端被连接到第一输入端，第一多路选择器的第二多路选择器输入端被连接到LUT输出端，第一多路选择器的多路选择器输出端被连接到第一输出端，而选择端被连接到第二输入端并且可用于选择在第一多路选择器输入端和第二多路选择器输入端处出现的哪个信号通过第一多路选择器；其中，通过把多个逻辑単元中的ー个的第一输入端链式耦合到多个逻辑単元中的另ー个的第一输出端而形成ー个WLUT (Wide LUT)链。根据第二方面，本专利技术提供了ー种具有至少ー个第一逻辑单元和ー个第二逻辑单元的集成电路，第一逻辑单兀包括具有LUT输出端的LUT,具有第一电路输入端和第二电路输入端的电路，以及第一输入端；其中，LUT的LUT输出端被连接到第一电路输入端,而第一输入端被连接到第二电路输入端；第二逻辑单元包括具有LUT输出端的LUT，和第一输出端，第一输出端被连接到LUT输出端； 第二逻辑单元的第一输出端被连接到第一逻辑单元的第一输入端，由此形成了一个伙伴逻辑。根据第三方面，提供了ー种具有多个逻辑単元的集成电路。所述多个逻辑单元中的姆ー个都包括第一输入端、第二输入端、第三输入端、多个第四输入端、第一输出端和第二输出端;LUT，具有多个分别连接到多个第四输入端的LUT输入端；以及LUT输出端；第一多路选择器，其具有第一多路选择器输入端、第二多路选择器输入端、多路选择器选择端和多路选择器输出端；其中，第一多路选择器的第一多路选择器输入端被连接到第一输入端，第一多路选择器的第二多路选择器输入端被连接到第三输入端，并且多路选择器选择端可以被编程让第一多路选择器传递在第一多路选择器的第一多路选择器输入端和第二多路选择器输入端出现的两个信号中的任意一个；第二多路选择器，其具有第一多路选择器输入端、第二多路选择器输入端、多路选择器选择端和多路选择器输出端；其中，第二多路选择器的第一多路选择器输入端被连接到第一多路选择器的多路选择器输出端，第二多路选择器的第二多路选择器输入端被连接到LUT输出端，第二多路选择器的多路选择器选择端被连接到第二输入端，并且第二多路选择器的多路选择器输出端被连接到第一输出端；电路，其具有第一电路输入端、第二电路输入端和电路输出端；其中，第一电路输入端被连接到LUT输出端，第二电路输入端被连接到第三输入端；第三多路选择器，其具有第一多路选择器输入端、第二多路选择器输入端、第三多路选择器输入端、多路选择器选择端和多路选择器输出端；其中，第三多路选择器的第一多路选择器输入端被连接到LUT输出端，第三多路选择器的第二多路选择器输入端被连接到第二多路选择器的多路选择器输出端，第三多路选择器的第三多路选择器输入端被连接到所述电路的电路输出端，并且多路选择器选择端可以被编程以传递在第三多路选择器的第一、第二和第三多路选择器输入端处出现的任意ー个信号。本专利技术的上述及其他目的、特征和优点将通过參考附图说明的下述详细说明变得明显，其中，同样的附图标记表示相同的或类似的元件。附图说明图I示意了包括LUT和D触发器的基本逻辑单元；图2示意了根据本专利技术的第一实施方案的逻辑单元；图3示意了根据本专利技术的第二实施方案的逻辑单元；图4示意了由图2中所示的若干逻辑单元形成的WLUT链；图5示意了由图4的WLUT链形成的5输入LUT(LUT5)；图6示意了由图4的WLUT链形成的总线多路选择器；图7示意了基本逻辑块中的逻辑单元之间的互连示例；图8示意了根据本专利技术的第三实施方案的逻辑单元；图9示意了根据本专利技术的第四实施方案的逻辑单元；图10示意了由图8中所示的若干逻辑单元形成的伙伴逻辑；图11示意了由图8中所示的若干逻辑单元形成的另ー种伙伴逻辑；图12示意了由图8中所示的若干逻辑单元形成的又ー个伙伴逻辑；图13示意了用图10中所示的伙伴逻辑形成的32位解码器；图14示意了在基本逻辑块内用来形成32位解码器的LC布局；图15示意了怎样用具有2选I多路选择器的伙伴逻辑从两个LC构建ー个LUT5 ；图16示意了根据本专利技术的第五实施方案的逻辑单元；图17示意了根据本专利技术的第六实施方案的逻辑单元；以及图18示意了用来在基本逻辑块内形成32位解码器和WLUT链的伙伴LC的混合布局模式。具体实施例方式请注意，在下面即将讨论的附图中，每个LC都会有或多或少的类似元件，并且图中各处功能基本相同的元件用类似的编号予以标记，每个标号的最后ー个数字都是相同的。图2示意了根据本专利技术的第一实施方案的逻辑单元。如图2所示，逻辑单元200包括4输入端的LUT 202、第一多路选择器204、第二多路选择器206和D触发器208。逻辑单元包括四个输入端ta0、tal、ta2和ta3，它们也是LUT 210的输入端。该逻辑单元还包括两个输入端，即tsel和wlutin,以及三个输出端，即wlutout、regout和combout。LUT 202有ー个输出端。LUT 202可以执行四变量的任何功能。第一多路选择器204有两个数据输入端，即输入端0和输入端I ;输出端；以及选择端。多路选择器204的输入端0被连接到LUT 202的输出端；输入端I被连接到输入端wlutin ;选择端被连接到输入端tsel，并且可用来选择输出多路选择器204的两个输入中的本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.ー种集成电路，具有至少ー个第一逻辑单元和ー个第二逻辑单元， 第一逻辑单元(800，900)包括具有LUT输出端的LUT (802，902)，具有第一电路输入端和第二电路输入端的电路(803，905)，和第一输入端(Iutin);其中，LUT的LUT输出端被连接到第一电路输入端，而且第一输入端被连接到第二电路输入端； 第二逻辑单元(800，900)包括LUT(802，902)，其具有LUT输出端和第一输出端(Iutout),第一输出端被连接到LUT输出端； 第二逻辑单元的第一输出端被连接到第一逻辑单元的第一输入端，由此形成了ー个伙伴逻辑。2.根据权利要求I的集成电路，其中，第一逻辑单元(1120)具有第一输出端(dlutout)，其被连接到第一逻辑单元的电路(1123)的电路输出端；第二逻辑单元(1130)具有第一输入端(ulutin)，其被连接到第一逻辑单元的第一输出端以便将第一逻辑单元的电路输出送入第二逻辑单元。3.根据权利要求I的集成电路，其中，所述集成电路包括第三逻辑单元(1210)，所述第三逻辑单元包括第一输出端(dlutout)和具有LUT输出端的LUT;在第三逻辑单元内，所述LUT输出端被连接到第一输出端；第一逻辑单元(1220)具有第二输入端(ulutin)，电路具有第三电路输入端，其被连接到第一逻辑单元的第二输入端；第一逻辑单元的第二输入端被连接到第三逻辑单元的第一输出端。4.根据权利要求I的集成电路,其中，集成电路包括FPGA。5.根据权利要求I的集成电路，其中，所述电路从包括与门、...

【专利技术属性】
技术研发人员：李枫峰，周文，
申请(专利权)人：雅格罗技北京科技有限公司，
类型：发明
国别省市：