一种具有改进的逻辑单元的集成电路制造技术

本发明专利技术提供了具有改进的逻辑单元的集成电路。在一个实施方案中，提供了一种具有多个逻辑单元（ＬＣ）（２００）的集成电路，每个ＬＣ（２００）都包括：查找表（２０２），其具有ＬＵＴ输出端；和第一多路选择器（２０４）；其中，第一多路选择器输入端被连接到ＬＣ（２００）的第一输入端（ｗｌｕｉｎ），第二多路选择器输入端被连接到ＬＵＴ输出端，多路选择器输出端被连接到ＬＣ（２００）的第一输出端（ｗｌｕｔｏｕｔ），并且多路选择器选择端被连接到ＬＣ（２００）的第二输入端（ｔｓｅｌ），以便选择传递在第一和第二多路选择器输入端出现的信号中的哪一个，通过把一个ＬＣ的第一输入端链式耦合到另一个ＬＣ的第一输出端，形成了一个ＷＬＵＴ链。

【技术实现步骤摘要】
【国外来华专利技术】
本专利技术涉及一种集成电路，尤其涉及现场可编程逻辑门阵列(FieldProgrammable Gate Array ，简称FPGA)逻辑单元。
技术介绍
FPGA是一种由FPGA用户来指定其功能的集成电路。FPGA通常包括大量的逻辑单元。图l示出了一种基本FPGA逻辑单元(logic cell,下称LC)，其包括查找表(look-up table ，艮PUJT) 102和D触发器(DFF) 108。 4输入UJT102被示出具有一组配置存储单元，共16个，其可以被配置或编程以用于计算任何4输入的组合逻辑功能。请注意，这类编程电路的细节与本专利技术的类型无关，所以未在图l中示出。LUT 102的输出不仅仅直接连接到LC的输出，而且还送入D触发器108的D输入端，D触发器108的Q输出可用作另一个LC输出。触发器108还可以有时钟使能(enable)端、置位(set)端和/或复位(reset)端，这些也没有在图中示出。在该逻辑单元内，可以提供多路选择器(multiplexer ，即MUX)及其它逻辑以便允许将触发器的Q输出端连接到LUT的某些输入端。另外，逻辑单元的输出信号可以经由一些通用的互连网络路由到逻辑单元的输入端，以便构建任何给定的数字逻辑电路。这个基本逻辑单元在逻辑上是完整的。然而，需要有一种对于面积和时序更有效率和/或布局更友好的逻辑单元及其集成电路。
技术实现思路
因此，本专利技术的目的是提供一种新的LC，其可以被互连并编程来实现功能，并且面积和时间更有效率和/或布局更友好。根据第一方面，本专利技术提供了一种具有多个逻辑单元的集成电路，所述多个逻辑单元中的每一个都包括第一输入端、第二输入端、多个第三输入端、和第一输出端；具有多个LUT输入端的查找表，多个LUT输入端分别连接到所述逻辑单元的所述多个第三输入端；以及，LUT输出端；第一多路选择器，其具有第一多路选择器输入端、第二多路选择器输入端、选择端和多路选择器输出端；其中，第一多路选择器的第一多路选择器输入端被连接到第 一输入端，第 一多路选择器的第二多路选择器输入端被连接到LUT输出端，第一多路选择器的多路选择器输出端被连接到第 一输出端，而选择端被连接到第二输入端并且可用于选4奪在第一多路选择器输入端和第二多路选择器输入端处出现的哪个信号通过第一多路选择器；其中，通过把多个逻辑单元中的一个的第 一输入端链式耦合到多个逻辑单元中的另 一个的第 一输出端而形成一个WLUT (Wide LUT)li。根据第二方面，本专利技术提供了一种具有至少一个第一逻辑单元和一个第二逻辑单元的集成电路，第一逻辑单元包括具有LUT输出端的LUT,具有第一电路输入端和第二电路输入端的电路,以及第一输入端；其中，LUT的LUT输出端被连接到第 一 电路输入端，而第 一输入端被连接到第二电路输入端；第二逻辑单元包括具有LUT输出端的LUT,和第一输出端，第一输出端被连接到LUT输出端；第二逻辑单元的第 一输出端被连接到第 一逻辑单元的第 一输入端，由此形成了一个伙伴逻辑。根据第三方面，提供了一种具有多个逻辑单元的集成电路。所述多个逻辑单元中的每一个都包括第一输入端、第二输入端、第三输入端、多个第四输入端、第一输出端和第二输出端；LUT，具有多个分别连接到多个第四输入端的LUT输入端；以及LUT输出端；第一多路选择器，其具有第一多路选择器输入端、第二多路选择器输入端、多路选择器选择端和多路选择器输出端；其中，第一多路选择器的第一多路选择器输入端被连接到第一输入端，第一多路选择器的第二多路选择器输入端被连接到第三输入端，并且多路选择器选择端可以9被编程让第 一多路选择器传递在第 一多路选择器的第 一多路选择器输 入端和第二多路选择器输入端出现的两个信号中的任意一个；第二多路选择器，其具有第一多路选择器输入端、第二多路选择器输入端、多路选择器选择端和多路选择器输出端；其中，第二多路选择 器的第 一多路选择器输入端被连接到第 一多路选择器的多路选择器输 出端，第二多路选择器的第二多路选择器输入端被连接到LUT输出端， 第二多路选择器的多路选择器选择端被连接到第二输入端，并且第二多 路选择器的多路选择器输出端被连接到第 一输出端；电路，其具有第一电路输入端、第二电路输入端和电路输出端；其 中，第一电路输入端被连接到LUT输出端，第二电路输入端被连接到第 三输入端；第三多路选择器，其具有第一多路选择器输入端、第二多路选择器 输入端、第三多路选择器输入端、多路选择器选择端和多路选择器输出 端；其中，第三多路选择器的第一多路选择器输入端被连接到LUT输出 端，第三多路选择器的第二多路选择器输入端被连接到第二多路选择器 的多路选择器输出端，第三多路选择器的第三多路选择器输入端被连接 到所述电路的电路输出端，并且多路选择器选择端可以被编程以传递在 第三多路选择器的第一、第二和第三多路选择器输入端处出现的任意一 个信号。本专利技术的上述及其他目的、特征和优点将通过参考附图说明的下述 详细说明变得明显，其中，同样的附图标记表示相同的或类似的元件。附图说明图l示意了包括LUT和D触发器的基本逻辑单元； 图2示意了根据本专利技术的第一实施方案的逻辑单元； 图3示意了根据本专利技术的第二实施方案的逻辑单元； 图4示意了由图2中所示的若干逻辑单元形成的WLUT链; 图5示意了由图4的WLUT链形成的5输入LUT ( LUT5 ); 图6示意了由图4的WLUT链形成的总线多路选择器； 图7示意了基本逻辑块中的逻辑单元之间的互连示例；图8示意了根据本专利技术的第三实施方案的逻辑单元； 图9示意了根据本专利技术的第四实施方案的逻辑单元； 图10示意了由图8中所示的若干逻辑单元形成的伙伴逻辑； 图11示意了由图8中所示的若干逻辑单元形成的另 一种伙伴逻辑； 图12示意了由图8中所示的若干逻辑单元形成的又一个伙伴逻辑； 图13示意了用图10中所示的伙伴逻辑形成的32位解码器； 图14示意了在基本逻辑块内用来形成32位解码器的LC布局； 图15示意了怎样用具有2选1多路选择器的伙伴逻辑从两个LC构建 一个LUT5;图16示意了根据本专利技术的第五实施方案的逻辑单元； 图17示意了根据本专利技术的第六实施方案的逻辑单元；以及 图18示意了用来在基本逻辑块内形成32位解码器和WLUT链的伙伴 LC的混合布局4莫式。具体实施例方式请注意，在下面即将讨论的附图中，每个LC都会有或多或少的类似 元件，并且图中各处功能基本相同的元件用类似的编号予以标记，每个 标号的最后一个数字都是相同的。图2示意了根据本专利技术的第一实施方案的逻辑单元。如图2所示，逻 辑单元200包括4输入端的LUT 202、第一多路选择器204、第二多路选择 器206和D触发器208。逻辑单元包括四个输入端to(7、 to/、 to2和to3, 它们也是LUT210的输入端。该逻辑单元还包括两个输入端，即"e/和 w/wfiw, 以及三个專命出端,即w/wtowf、 regow^口cow6owf。LUT 202有 一个输出端。LUT 202可以执行四变量的任何功能。第一多路选择器204有两个数据输入端，即输入端0和输入端1;输 出端；以及选择端。多路选择器204的输入端0被连接到LUT 2本文档来自技高网...

【技术保护点】
一种具有多个逻辑单元的集成电路，所述多个逻辑单元的每一个包括：　　　　第一输入端（ｗｌｕｔｉｎ），第二输入端（ｔｓｅｌ），多个第三输入端（ｔａ０，ｔａ１，ｔａ２，ｔａ３），和第一输出端（ｗｌｕｔｏｕｔ）；　　　　查找表（ＬＵＴ）（２０２，３０２），其具有多个分别连接到逻辑单元的所述多个第三输入端的ＬＵＴ输入端；以及，ＬＵＴ输出端；　　　　第一多路选择器（ＭＵＸ）（２０４，３０４），具有第一多路选择器输入端、第二多路选择器输入端、选择端和多路选择器输出端；其中，第一多路选择器的第一多路选择器输入端被连接到第一输入端，第一多路选择器的第二多路选择器输入端被连接到ＬＵＴ输出端，第一多路选择器的多路选择器输出端被连接到第一输出端（ｗｌｕｔｏｕｔ），而且选择端被连接到第二输入端并可用于选择在第一多路选择器输入端和第二多路选择器输入端处出现的信号中的哪一个传递通过第一多路选择器；　　　　其中，通过将多个逻辑单元中的一个的第一输入端（ｗｌｕｔｉｎ）链式耦合到多个逻辑单元中另一个的第一输出端（ｗｌｕｔｏｕｔ），一个ＷＬＵＴ链被形成。

【技术特征摘要】
【国外来华专利技术】

【专利技术属性】
技术研发人员：李枫峰，周文，
申请(专利权)人：雅格罗技北京科技有限公司，
类型：发明
国别省市：11[中国|北京]