一种信号处理系统(100)包括缓冲器控制逻辑(142)，其被设置成分配多个缓冲器(144)，用于存储从至少一个存储器元件(160)提取的信息。在接收到待缓冲的提取信息时，缓冲器控制逻辑(142)被设置成根据与顺序流相关联的第一分类和与流改变相关联的第二分类的至少一种，将待缓冲的信息分类，并且当将缓冲器(144)分配用于存储待缓冲的提取信息时，使来自用于存储关于与顺序流相关联的第一分类的信息的多个缓冲器的相应缓冲器，优先于用于存储关于与流变化相关联的第二分类的信息的缓冲器。
【技术实现步骤摘要】
【国外来华专利技术】
本专利技术的领域涉及包括缓冲器控制逻辑的信号处理系统及其方法，更确切地说， 涉及一种包括将设置用以分配用于信息存储的缓冲器的缓冲器控制逻辑的信号处理系统。
技术介绍
在信号处理系统中，较之已经发起提取指令的主设备的操作频率，从存储器中提取指令和数据经常是较慢的处理。因此，如果该系统正在进行大量的这种提取操作，其能够导致总体系统性能的显著降低。随着中心处理单元(CPU)时钟频率增加，诸如多核的技术变得更为普遍，片上系统(SoC)处理性能由于在技术上存储器访问速度的改善速度显著落后于CPU时钟速度而导致越来越受限于存储器带宽。已知的是实现预取方案，由此，先于主设备发起对于数据和/或指令的提取请求而提取数据和/或指令。由此，能够降低访问相对缓慢的存储器元件的性能影响。已知预取方案在缓冲器内存储提取的信息，基于诸如以最近最少使用(LRU)为基础的替换策略， 以新提取的信息替换缓冲器的内容。该已知替换策略的问题在于，在其满足基本上线性的程序流和在程序流中的紧密循环的同时，其没有考虑程序流的长跨度变化。因此，对于包括相对较大比例的程序流的长跨度变化的应用代码，这种已知的替换策略不是缓冲信息的有效方法。
技术实现思路
本专利技术提供了一种如随附权利要求所述的信号处理系统、包括诸如信号处理系统的集成电路、及其方法。根据权利要求描述本专利技术的特定实施例。参考下文中所描述的实施例，将理解和阐述本专利技术的这些和其他方面。 附图说明通过实例的方式，参考附图，还将描述本专利技术的细节、方面和具体实施例。出于简单和清楚的目的，示出在附图中的元件，并且不一定将其按比例画出。图1示出了信号处理系统的示例。图2示出了存储器存取功能性的示例的简化框图。图3示出了信息流的示例。图4示出了用于缓冲信息的方法的简化流程图的示例。 具体实施例方式将参考基本上集成在诸如芯片上系统(SoC)设备的单个半导体器件中的信号处理系统的示例对本专利技术进行描述。然而，应该明白此处描述的这些示例不限于在诸如集成信号处理系统中使用，并且可以等同地应用到可选的信号处理设置和架构中。此外，因为实现本专利技术的示例性装置主要由对于本领域的技术人员已知的电子构件和电路组成，为了理解并鉴定本专利技术的基本原理，以及为了不模糊或偏离本专利技术的教导，如下文所示，不会以任何超过必要的程度对电路细节进行解释。现参见图1，示出了信号处理系统100的示例。根据该示例性示例，信号处理系统 100集成在集成电路(IC) 105中。图1的信号处理系统100包括一个或多个可操作性地与系统互连120耦合的主设备110、115。主设备的示例是中央处理单元(CPU)或者直接存储存取控制器(DMA)。其他主设备能够包括诸如以太网或者FlexRay控制器的通信处理器、图形处理器、和/或控制器等。在一些示例中，例如，在IC 105外部的主设备还例如经由外部总线或者在该IC 105上的互连引脚(未示出)而可被操作性地耦合至系统互连120。以诸如通过根据诸如外围部件接口(PCI)协议或者ARM的高级微控制器总线结构(AMBA )协议的系统总线协议操作的系统总线的任何合适方式，可以实现系统互连120。可选地，系统互连120可以包括切换电路，其在连接到此的不同主和从设备之间路由信息。一个或多个从设备也能被操作地耦合到系统互连120，其示例性示例包括输入/ 输出(I/O)电路125、外围设备130和其他从设备135。这些在图1中示出的从设备也集成在IC 105中。然而，一些或者所有从设备可以可选地位于IC 105外部。信号处理系统100 还包括缓冲器控制逻辑142，作为示例性示例，形成操作地耦合到系统互连120的存储器存取逻辑140的部分，将存储器存取逻辑140设置为用于提供对一个或多个存储器元件160 的访问。根据示例性示例，一个或多个存储器元件160被示出为集成在IC 105中。然而， 在其他示例中，一个或多个存储器元件可以位于IC 105外部。将缓冲器控制逻辑142设置成用于分配行缓冲器144，以用于信息存储，具体而言，根据示例性示例，用于存储从一个或多个存储器元件160中提取的信息。例如，可以将存储器存取逻辑140设置成用于在从主设备110、115接收存取请求之后，预取顺序地位于在所要求的内容的位置之后的存储器块，并且在缓冲器144中存储预取的存储器块的内容。以该种方式，当从主设备110、115中顺序地接收对于位于预取存储器块中的存储内容的请求时，该请求内容在缓冲器144中容易是可用的，从而避免为了检索信息在此时对存储器160执行相当缓慢存取的需求，并且因此避免相对应的降低系统性能。图2示出了示出用于图1的系统100的存储器存取功能性的示例的简化结构图。 当存储器存取逻辑140经由互连120和地址总线210接收存取请求时，其被传输到缓冲器控制逻辑142。如果该请求的信息已经事先预取，并且存储在存储器访问逻辑140的缓冲器 144之一内，则从缓冲器144中检索被请求的信息，并且在无需对存储器元件160进行相当缓慢的存取的情形下，经由数据总线M0，该请求信息返回到请求主设备，根据示例性示例， 所述存储器元件160包括宽闪存阵列。然而，如果在缓冲器144中不存在所要求的信息，那么该信息必须从其被存储的存储器元件160中提取，例如通过缓冲器控制逻辑142经由地址总线220向存储器元件160转发接收的存取请求的方式。随后被请求的信息通过存储器元件160经由数据总线230而返回存储器存取逻辑140，并且随后经由数据总线240返回至系统互连120。根据示例性示例，每个存储器存取请求涉及存储器中的地址，其中，每个存储器存取请求包括参考地址和，所述大小限定符限定待被参考的位(或字节)的数目，例如，存储 “线”包括32位G字节)信息。这种32位存储线可以包括指令信息和/或数据信息。在接收该存取请求之后，将存储器元件160设置为用于检索存储内容的线，其包括与该存取相关的地址，并且顺序地检索与顺序地址相对应的一条或多条线。例如，存储器元件160可以检索存储内容的八条线，每条线包括诸如32位的信息。因此，在该示例中，存储器元件160 可以检索包括用于单个存储存取请求的多达256位的信息的存储内容的块，并且将存储内容的块返回存储访问逻辑140。以该种方式，不仅从存储器中提取所请求的数据，而且从存储器预取下一顺序信息位置。以这种方式，可以先于主设备110、115发起对于数据和/或指令的请求而提取数据和/或指令，并且在缓冲器144中缓存。结果，能够减少相对缓慢存取存储器元件160的性能影响。可以将缓冲器144设置为用于使得各个缓冲器能够存储通过存储器元件160返回的存储线(信息的N位(或者字节))。从存储器元件160中预取信息，不限于仅当请求的信息不存在于缓冲器144中时被执行。例如，被请求信息可以事先被预取，从而存在于缓冲器144中，但可以位于朝向被预取的顺序存储内容的块的顺序下游端。因此，假定通常为线性程序流，被请求的信息可以扩展到存储内容的预取块之外。因此，在预取进一步的存储内容之前，不需要等待至请求的信息扩展到存储内容的预取块之外(这会导致当这种信息被预取时程序流延迟)，而将缓冲器逻辑142设置成用于当接收事先被预取的信息请求，但是其中该信息位本文档来自技高网...
【技术保护点】
【技术特征摘要】
【国外来华专利技术】
【专利技术属性】
技术研发人员：阿利斯泰尔·罗伯逊，约瑟夫·奇尔切洛，马克·马约拉尼，
申请(专利权)人：飞思卡尔半导体公司，
类型：发明
国别省市：
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