一种针对集成电路异质型逻辑单元的重综合方法技术

本发明专利技术公开了一种针对集成电路异质型逻辑单元的重综合方法，包括：逆拓扑序排列工艺映射后网表中所有节点；计算每个节点的cut；计算每个cut的函数f(X)；对函数f(X)进行分解；用功能性等价的LUTs结构与函数f(X)进行布尔匹配。利用本发明专利技术，能充分利用异质型逻辑单元中所有逻辑资源，从而减少所使用的LUT数。本发明专利技术能够广泛应用于工艺映射后重综合，能够在不损害电路延时的情况下去减小电路面积，降低设计成本，具有广阔的市场前景和应用价值。

【技术实现步骤摘要】

本专利技术涉及微电子领域中的集成电路设计和电子设计自动化
，特别涉及一种针对集成电路异质型逻辑单元的重综合方法。
技术介绍
近年来，现场可编程门阵列(Field Programmable Gate Array，FPGA)在速度、容量及功能性方面有显著提升，因此在诸多应用领域逐渐取代专用集成电路(application specific integrated circuit，ASIC)，FPGA的应用和广泛普及为数字系统的设计带来极大的灵活性。当前大多数FPGA的逻辑块结构(configurable logic block，CLB)基于查找表(lookup table，LUT)，一个k输入LUT(k-LUT)包含有2k个静态存储器(static random access memory，SRAM)单元，可实现任意输入数不大于k的逻辑。为进一步提高CLB的配置灵活性，目前商用FPGA的CLB结构增加了很多辅助单元用来更高效的实现各种功能。比如使用MUX和XOR来辅助实现快速进位链，使<本文档来自技高网...

【技术保护点】
一种针对集成电路异质型逻辑单元的重综合方法，其特征在于，包括：步骤A，逆拓扑序排列工艺映射后网表中所有节点；步骤B，计算每个节点的cut；步骤C，计算每个cut的函数f(X)；步骤D，对函数f(X)进行分解；步骤E，用功能性等价的LUTs结构与函数f(X)进行布尔匹配。

【技术特征摘要】
1.一种针对集成电路异质型逻辑单元的重综合方法，其特征在于，
包括：
步骤A，逆拓扑序排列工艺映射后网表中所有节点；
步骤B，计算每个节点的cut；
步骤C，计算每个cut的函数f(X)；
步骤D，对函数f(X)进行分解；
步骤E，用功能性等价的LUTs结构与函数f(X)进行布尔匹配。
2.根据权利要求1所述的针对集成电路异质型逻辑单元的重综合方
法，其特征在于，所述步骤A包括：
对工艺映射后的网表进行分析，将所有LUTs节点从输出到输入按逆
拓扑顺序排列，其中，所述输出是原始输出和触发器的输入，所述输入是
原始输入和触发器的输出。
3.根据权利要求1所述的针对集成电路异质型逻辑单元的重综合方
法，其特征在于，步骤B中所述计算每个节点的cut包括：
计算出每个节点只包含根节点的cut，然后新的cut的获得方法是从当
前存在的cut往原始输入方向扩展；
计算所有cut的权重cutWeight，计算方法是：
cutWeight(c)＝[numCovered(c)-numDups(c)]/numLuts(c)    公式1
其中：
numLuts(c)＝ceiling[(numLeaves(c)-1/(K-1)]             公式2
公式1中numCovered表示cut所覆盖的所有节点的数量，numDups
表示cut覆盖但是不属于根节点的最大扇出自由锥(Maximum fanout free
cone，MFFC)的节点的数量；公式2中numLeaves表示cut的所有叶节点
的数量；
根据cutWeight对所有cut进行优先级排序，并过滤掉对重综合有益性
小的cut。
4.根据权利要求1所述的针对集成电路异质型逻辑单元的重综合方
法，其特征在于，步骤C中所述计算每个cut的函数f(X)是计算每个cut

\t的真值表。
5.根据权利要求1所述的针对集成电路异质型逻辑单元的重综合方
法，其特征在于，步骤D中所述对函数f(X)进行分解包括：
(a)支持集最小化，移除无意义的变量，并返回f(X)的新的支持集；
(b)基于MUX的分解；
(c)分析DSD的可能性，尝试进行DSD，计算出所有k可行的约束
集，从中选出最好的约束集，最后返回DSD树；
(d)基于DSD的分解；
(e)重复上述步骤(a)到(d)，直到f(X)分解完全。
6.根据权利要求5所述的针对集成电路异质型逻辑单元的重综合方
法，其特征在于，步骤(b)中所述基于MUX的分解，是对布尔函数和
SLICE/CLB之间进...

【专利技术属性】
技术研发人员：张峰，王作建，吴洋，于芳，刘忠立，
申请(专利权)人：中国科学院微电子研究所，北京飘石科技有限公司，
类型：发明
国别省市：北京;11