高性能全加器运算单元电路制造技术

本发明专利技术提供一种全加器运算单元电路，包括：第一级门电路，包括或非门1、或非门2、或非门3和或非门4；四个或非门的输入分别为(A、B)、(B、Cin)、(A、Cin)、(A、B、Cin)，其中，A、B、Cin为三个一位二进制输入信号，四个或非门的输出分别为Y11、Y12、Y13、Y14；第二级门电路，包括或非门5、或非门6、或非门7和或非门8；四个或非门的输入分别为(A、Y11、Y13)、(B、Y11、Y12)、(Cin、Y12、Y13)、(Y11、Y12、Y13)；四个或非门的输出分别为Y21、Y22、Y23、Cout；第三级门电路，包括或非门9；或非门9的输入为(Y21、Y22、Y23、Y14)，输出为S。

【技术实现步骤摘要】

【技术保护点】

【技术特征摘要】

【专利技术属性】
技术研发人员：吕虹，解建侠，赵彦强，严辉，张润梅，张曙光，王媛，夏义全，王坤侠，
申请(专利权)人：安徽建筑工业学院，吕虹，
类型：发明
国别省市：