一种三值绝热多米诺加法单元制造技术

本发明专利技术公开了一种三值绝热多米诺加法单元，包括第一三值绝热多米诺文字运算电路、第二三值绝热多米诺文字运算电路、进位信号产生电路和本位和信号产生电路，第一三值绝热多米诺文字运算电路分别与进位信号产生电路和本位和信号产生电路连接，第二三值绝热多米诺文字运算电路分别与进位信号产生电路和本位和信号产生电路连接，进位信号产生电路的低位进位信号输入端与本位和信号产生电路的低位进位信号输入端连接；优点是在保证具有正确逻辑功能的前提下，结构简单，且与采用直流电源的三值常规多米诺加法器单元相比，其功耗节省约54%，与基于DTCTGAL电路设计的三值加法单元相比，其晶体管数量减少约47%。

【技术实现步骤摘要】

本专利技术涉及一种三值加法単元，尤其是涉及ー种三值绝热多米诺加法単元。
技术介绍
当前数字电路系 统主要采用ニ值逻辑实现，其单根信号线能传输的逻辑值只有O和I两种，电路的空间和时间利用率较低。采用多值逻辑可以大大減少电路输入变量数，提高每根连线携带的信息量，从而减小芯片的面积，增强数据处理能力。多米诺电路由于其在电路面积和速度上的优势，广泛应用于各种高性能电路中，因此将多值逻辑与多米诺电路相结合，能够进一步减小电路面积，提闻电路的信息密度，降低电路成本。加法运算是最基本的算木运算，理论上減法、乘法、除法、地址计算等都可以用加法实现。因此，加法器既是数字系统的关键部件也是应用最为广泛的部件之一，加法器的功耗很大程度上决定着整个数字系统的功耗，而加法単元作为构成加法器的主要模块，其功耗又决定了加法器的功耗。目前传统的加法単元由于电荷是从电源到地一次性的消耗棹，造成了极大的浪费；而采用交流脉冲电源的绝热加法器能够充分回收电路节点中存储的电荷，有效降低电路的功耗。鉴于此，将多值逻辑、绝热逻辑与多米诺电路应用到加法単元的设计中具有现实意义。
技术实现思路
本专利技术所要解决的技术问题是提供ー种在保证具有正确的逻辑功能的前提下，功耗较低的三值绝热多米诺加法単元。本专利技术解决上述技术问题所采用的技术方案为ー种三值绝热多米诺加法単元，包括第一三值绝热多米诺文字运算电路、第二三值绝热多米诺文字运算电路、进位信号产生电路、本位和信号产生电路、第一时钟信号输入端、第二时钟信号输入端和第三时钟信号输入端，所述的进位信号产生电路设置有低位进位信号输入端、加数文字运算信号输入端、被加数文字运算信号输入端、高位进位信号输出端和互补高位进位信号输出端，所述的本位和信号产生电路设置有加数文字运算信号输入端、被加数文字运算信号输入端、低位进位信号输入端、互补低位进位信号输入端和本位和信号输出端，所述的第一三值绝热多米诺文字运算电路的信号输入端用于接入加数输入信号，所述的第一三值绝热多米诺文字运算电路的信号输出端分别与所述的进位信号产生电路的加数文字运算信号输入端和所述的本位和信号产生电路的加数文字运算信号输入端连接，所述的第二三值绝热多米诺文字运算电路的信号输入端用于接入被加数输入信号，所述的第二三值绝热多米诺文字运算电路的信号输出端分别与所述的进位信号产生电路的被加数文字运算信号输入端和所述的本位和信号产生电路的被加数文字运算信号输入端连接，所述的进位信号产生电路的低位进位信号输入端与所述的本位和信号产生电路的低位进位信号输入端连接，所述的第一三值绝热多米诺文字运算电路、所述的第二三值绝热多米诺文字运算电路和所述的进位信号产生电路均分别与所述的第一时钟信号输入端和所述的第二时钟信号输入端连接，所述的本位和信号产生电路分别与所述的第一时钟信号输入端、所述的第二时钟信号输入端和所述的第三时钟信号输入端连接。所述的第一三值绝热多米诺文字运算电路的信号输出端的输出信号为与其信号输入端接入的加数输入信号对应的三个加数文字运算信号，分别为加数为逻辑O时的第一加数文字运算信号、加数为逻辑I时的第二加数文字运算信号和加数为逻辑2时的第三加数文字运算信号，其中所述的进位信号产生电路的加数文字运算信号输入端接入所述的第ニ加数文字运算信号和所述的第三加数文字运算信号，所述的本位和信号产生电路的加数文字运算信号输入端接入所述的第一加数文字运算信号、所述的第二加数文字运算信号和所述的第三加数文字运算信号，所述的第二三值绝热多米诺文字运算电路的信号输出端的输出信号为与其信号输入端接入的被加数输入信号对应的三个被加数文字运算信号，分别为被加数为逻辑O时的第一被加数文字运算信号、被加数为逻辑I时的第二被加数文字运算信号和被加数为逻辑2时的第三被加数文字运算信号，其中所述的进位信号产生电路的被加数文字运算信号输入端接入所述的第二被加数文字运算信号和所述的第三被加数文 字运算信号，所述的本位和信号产生电路的被加数文字运算信号输入端接入所述的第一被加数文字运算信号、所述的第二被加数文字运算信号和所述的第三被加数文字运算信号。所述的第一三值绝热多米诺文字运算电路包括文字运算模块和波形转换模块，所述的文字运算模块由第一 PMOS管、第二 PMOS管、第三PMOS管、第四PMOS管、第五PMOS管、第六PMOS管、第一 NMOS管、第二 NMOS管、第三NMOS管、第四NMOS管、第五NMOS管、第六NMOS管和第七NMOS管组成，所述的第一 NMOS管的栅极和所述的第四NMOS管的栅极并接且其并接端为信号输入端，所述的第一 NMOS管的漏极、所述的第一 PMOS管的源极和所述的第三PMOS管的栅极并接，所述的第一 NMOS管的源极与所述的第二 NMOS管的漏极连接，所述的第二 PMOS管的源极与所述的第三PMOS管的漏极连接，所述的第三PMOS管的源极、所述的第三NMOS管的漏极和所述的第七NMOS管的漏极并接，所述的第四PMOS管的源极、所述的第四NMOS管的漏极、所述的第六PMOS管的栅极和所述的第七NMOS管的栅极并接，所述的第四NMOS管的源极与所述的第五NMOS管的漏极连接，所述的第五PMOS管的源极与所述的第六PMOS管的漏极连接，所述的第六PMOS管的源极与所述的第六NMOS管的漏极并接，所述的第一 PMOS管的栅极、所述的第二 PMOS管的漏极、所述的第四PMOS管的栅极、所述的第五PMOS管的漏极、所述的第二 NMOS管的栅极、所述的第三NMOS管的源极、所述的第五NMOS管的栅极和所述的第六NMOS管的源极并接于第一时钟信号输入端，所述的第一 PMOS管的漏极、所述的第二 PMOS管的栅极、所述的第四PMOS管的漏极、所述的第五PMOS管的栅极、所述的第二 NMOS管的源极、所述的第三NMOS管的栅极、所述的第五NMOS管的源极和所述的第六NMOS管的栅极并接于第二时钟信号输入端，所述的波形转换模块由第八NMOS管、第九NMOS管、第十NMOS管、第i^一 NMOS管、第十二 NMOS管和第十三NMOS管组成，所述的第八NMOS管的漏极与所述的第一 NMOS管的漏极连接，所述的第八NMOS管的源极与所述的第九NMOS管的栅极连接，所述的第十NMOS管的漏极与所述的第七NMOS管的源极连接，所述的第十NMOS管的源极与所述的第十一 NMOS管的栅极连接，所述的第十二 NMOS管的漏极与所述的第六PMOS管的源极连接，所述的第十二 NMOS管的源极与所述的第十三NMOS管的栅极连接，所述的第八NMOS管的栅极、所述的第十NMOS管的栅极和所述的第十二 NMOS管的栅极并接于第一时钟信号输入端，所述的第九NMOS管的源极、所述的第十一 NMOS管的源极和所述的第十三NMOS管的源极并接于第二时钟信号输入端，所述的第九NMOS管的漏极为第一信号输出端，所述的第十一 NMOS管的漏极为第二信号输出端，所述的第十三NMOS管的漏极为第三信号输出端，所述的第二三值绝热多米诺文字运算电路的电路结构与所述的第一三值绝热多米诺文字运算电路相同，两者的区别在于所述的第一三值绝热多米诺文字运算电路的信号输入端接入加数输入信号，所述的第一三值绝热多米诺文字运算电路的第一信号输出端本文档来自技高网...

【技术保护点】
一种三值绝热多米诺加法单元，其特征在于包括第一三值绝热多米诺文字运算电路、第二三值绝热多米诺文字运算电路、进位信号产生电路、本位和信号产生电路、第一时钟信号输入端、第二时钟信号输入端和第三时钟信号输入端，所述的进位信号产生电路设置有低位进位信号输入端、加数文字运算信号输入端、被加数文字运算信号输入端、高位进位信号输出端和互补高位进位信号输出端，所述的本位和信号产生电路设置有加数文字运算信号输入端、被加数文字运算信号输入端、低位进位信号输入端、互补低位进位信号输入端和本位和信号输出端，所述的第一三值绝热多米诺文字运算电路的信号输入端用于接入加数输入信号，所述的第一三值绝热多米诺文字运算电路的信号输出端分别与所述的进位信号产生电路的加数文字运算信号输入端和所述的本位和信号产生电路的加数文字运算信号输入端连接，所述的第二三值绝热多米诺文字运算电路的信号输入端用于接入被加数输入信号，所述的第二三值绝热多米诺文字运算电路的信号输出端分别与所述的进位信号产生电路的被加数文字运算信号输入端和所述的本位和信号产生电路的被加数文字运算信号输入端连接，所述的进位信号产生电路的低位进位信号输入端与所述的本位和信号产生电路的低位进位信号输入端连接，所述的第一三值绝热多米诺文字运算电路、所述的第二三值绝热多米诺文字运算电路和所述的进位信号产生电路均分别与所述的第一时钟信号输入端和所述的第二时钟信号输入端连接，所述的本位和信号产生电路分别与所述的第一时钟信号输入端、所述的第二时钟信号输入端和所述的第三时钟信号输入端连接。...

【技术特征摘要】
1.ー种三值绝热多米诺加法単元，其特征在于包括第一三值绝热多米诺文字运算电路、第二三值绝热多米诺文字运算电路、进位信号产生电路、本位和信号产生电路、第一时钟信号输入端、第二时钟信号输入端和第三时钟信号输入端，所述的进位信号产生电路设置有低位进位信号输入端、加数文字运算信号输入端、被加数文字运算信号输入端、高位进位信号输出端和互补高位进位信号输出端，所述的本位和信号产生电路设置有加数文字运算信号输入端、被加数文字运算信号输入端、低位进位信号输入端、互补低位进位信号输入端和本位和信号输出端，所述的第一三值绝热多米诺文字运算电路的信号输入端用于接入加数输入信号，所述的第一三值绝热多米诺文字运算电路的信号输出端分别与所述的进位信号产生电路的加数文字运算信号输入端和所述的本位和信号产生电路的加数文字运算信号输入端连接，所述的第二三值绝热多米诺文字运算电路的信号输入端用于接入被加数输入信号，所述的第二三值绝热多米诺文字运算电路的信号输出端分别与所述的进位信号产生电路的被加数文字运算信号输入端和所述的本位和信号产生电路的被加数文字运算信号输入端连接，所述的进位信号产生电路的低位进位信号输入端与所述的本位和信号产生电路的低位进位信号输入端连接，所述的第一三值绝热多米诺文字运算电路、所述的第二三值绝热多米诺文字运算电路和所述的进位信号产生电路均分别与所述的第一时钟信号输入端和所述的第二时钟信号输入端连接，所述的本位和信号产生电路分别与所述的第ー时钟信号输入端、所述的第二时钟信号输入端和所述的第三时钟信号输入端连接。2.根据权利要求I所述的ー种三值绝热多米诺加法単元，其特征在于所述的第一三值绝热多米诺文字运算电路的信号输出端的输出信号为与其信号输入端接入的加数输入信号对应的三个加数文字运算信号，分别为加数为逻辑O时的第一加数文字运算信号、加数为逻辑I时的第二加数文字运算信号和加数为逻辑2时的第三加数文字运算信号，其中所述的进位信号产生电路的加数文字运算信号输入端接入所述的第二加数文字运算信号和所述的第三加数文字运算信号，所述的本位和信号产生电路的加数文字运算信号输入端接入所述的第一加数文字运算信号、所述的第二加数文字运算信号和所述的第三加数文字运算信号，所述的第二三值绝热多米诺文字运算电路的信号输出端的输出信号为与其信号输入端接入的被加数输入信号对应的三个被加数文字运算信号，分别为被加数为逻辑O时的第一被加数文字运算信号、被加数为逻辑I时的第二被加数文字运算信号和被加数为逻辑2时的第三被加数文字运算信号，其中所述的进位信号产生电路的被加数文字运算信号输入端接入所述的第二被加数文字运算信号和所述的第三被加数文字运算信号，所述的本位和信号产生电路的被加数文字运算信号输入端接入所述的第一被加数文字运算信号、所述的第二被加数文字运算信号和所述的第三被加数文字运算信号。3.根据权利要求2所述的ー种三值绝热多米诺加法単元，其特征在于所述的第一三值绝热多米诺文字运算电路包括文字运算模块和波形转换模块，所述的文字运算模块由第一PMOS管、第二 PMOS管、第三PMOS管、第四PMOS管、第五PMOS管、第六PMOS管、第一 NMOS管、第二 NMOS管、第三NMOS管、第四NMOS管、第五NMOS管、第六NMOS管和第七NMOS管组成，所述的第一 NMOS管的栅极和所述的第四NMOS管的栅极并接且其并接端为信号输入端，所述的第一 NMOS管的漏极、所述的第一 PMOS管的源极和所述的第三PMOS管的栅极并接，所述的第一 NMOS管的源极与所述的第二 NMOS管的漏极连接，所述的第二 PMOS管的源极与所述的第三PMOS管的漏极连接，所述的第三PMOS管的源极、所述的第三NMOS管的漏极和所述的第七NMOS管的漏极并接，所述的第四PMOS管的源极、所述的第四NMOS管的漏极、所述的第六PMOS管的栅极和所述的第七NMOS管的栅极并接，所述的第四NMOS管的源极与所述的第五NMOS管的漏极连接，所述的第五PMOS管的源极与所述的第六PMOS管的漏极连接，所述的第六PMOS管的源极与所述的第六NMOS管的漏极并接，所述的第一 PMOS管的栅极、所述的第二 PMOS管的漏极、所述的第四PMOS管的栅极、所述的第五PMOS管的漏极、所述的第二 NMOS管的栅极、所述的第三NMOS管的源极、所述的第五NMOS管的栅极和所述的第六NMOS管的源极并接于第一时钟信号输入端，所述的第一 PMOS管的漏极、所述的第二 PMOS管的栅极、所述的第四PMOS管的漏极、所述的第五PMOS管的栅极、所述的第二 NMOS管的源极、所述的第三NMOS管的栅极、所述的第五NMOS管的源极和所述的第六NMOS管的栅极并接于第二时钟信号输入端，所述的波形转换模块由第八NMOS管、第九NMOS管、第十NMOS管、第i^一 NMOS管、第十二 NMOS管和第十三NMOS管组成，所述的第八NMOS管的漏极与所述的第一 NMOS管的漏极连接，所述的第八NMOS管的源极与所述的第九NMOS管的栅极连接，所述的第十NMOS管的漏极与所述的第七NMOS管的源极连接，所述的第十NMOS管的源极与所述的第十一 NMOS管的栅极连接，所述的第十二 NMOS管的漏极与所述的第六PMOS管的源极连接，所述的第十二 NMOS管的源极与所述的第十三NMOS管的栅极连接，所述的第八NMOS管的栅极、所述的第十NMOS管的栅极和所述的第十二 NMOS管的栅极并接于第一时钟信号输入端，所述的第九NMOS管的源极、所述的第十一 NMOS管的源极和所述的第十三NMOS管的源极并接于第二时钟信号输入端，所述的第九NMOS管的漏极为第一信号输出端，所述的第十一 NMOS管的漏极为第二信号输出端，所述的第十三NMOS管的漏极为第三信号输出端，所述的第二三值绝热多米诺文字运算电路的电路结构与所述的第一三值绝热多米诺文字运算电路相同，两者的区别在于所述的第一三值绝热多米诺文字运算电路的信号输入端接入加数输入信号，所述的第一三值绝热多米诺文字运算电路的第一信号输出端输出加数为逻辑O时的第一加数文字运算信号，所述的第一三值绝热多米诺文字运算电路的第二信号输出端输出加数为逻辑I时的第二加数文字运算信号，所述的第一三值绝热多米诺文字运算电路的第三信号输出端输出加数为逻辑2时的第三加数文字运算信号，所述的第二三值绝热多米诺文字运算电路的信号输入端接入被加数输入信号，所述的第二三值绝热多米诺文字运算电路的第一信号输出端输出被加数为逻辑O时的第一被加数文字运算信号，所述的第二三值绝热多米诺文字运算电路的第二信号输出端输出被加数为逻辑I时的第二被加数文字运算信号，所述的第二三值绝热多米诺文字运算电路的第三信号输出端输出被加数为逻辑2时的第三被加数文字运算信号。4.根据权利要求3所述的ー种三值绝热多米诺加法単元，其特征在于所述的进位信号产生电路由第七PMOS管、第八PMOS管、第十四NMOS管、第十五NMOS管、第十六NMOS管、第十七NMOS管、第十八NMOS管、第十九NMOS管、第二十NMOS管、第二i^一 NMOS管、第二十二NMOS管、第二十三NMOS管、第二十四NMOS管、第二十五NMOS管和第二十六NMOS管组成，所述的第七PMOS管的源极、所述的第八PMOS管的栅极、所述的第十四NMOS管的漏极、所述的第二i^一 NMOS管的漏极、所述的第二十三NMOS管的漏极和所述的第二十四NMOS管的漏极并接于所述的进位信号产生电路的互补高位进位信号输出端，所述的第十四NMOS管的源极、所述的第十五NMOS管的漏极、所述的第十七NMOS管的漏极和所述的第十八NMOS管的漏极连接，所述的第十五NMOS管的源极，所述的第十六NMOS管的漏极、所述的第十七NMOS管的源极、所述的第十九NMOS管的源极、所述的第二十NMOS管的源极、所述的第二十二NMOS管的源极和所述的第二十五NMOS管的源极连...

【专利技术属性】
技术研发人员：汪鹏君，杨乾坤，郑雪松，
申请(专利权)人：宁波大学，
类型：发明
国别省市：