本发明专利技术实施例公开了全加器电路和芯片，该电路包括：第一异或电路、第二异或电路和进位电路；其中，第一异或电路的输入端作为全加器电路的信号输入端；第二异或电路的一组输入端与第一异或电路的输出端相连接，第二异或电路的另一组输入端作为全加器电路的进位输入端，第二异或电路的输出端作为全加器电路的信号输出端；进位电路的输入端作为全加器电路的信号输入端，进位电路的输出端与全加器电路的进位输入端相连接；第一异或电路、第二异或电路和进位电路中的至少一个包括阻变忆阻器阵列。本发明专利技术实施例中，在节省全加器电路所占面积的同时，实现了全加器电路可编程的性能。
【技术实现步骤摘要】
本专利技术涉及电子
，尤其涉及全加器电路和芯片。
技术介绍
全加器电路通常基于金属-氧化物-半导体(MOS, Metal-Oxide-Semiconductor)管存储器件，随着芯片集成度的要求越来越高，全加器电路的尺寸也在不断减小，但是由于MOS管存储器件本身大小的限制，因此现有技术中的全加器电路存在着最小尺寸的技术节点。
技术实现思路
本专利技术实施例中提供了全加器电路和芯片，用以解决现有技术中存在的全加器电路存在着最小尺寸的技术节点的问题。为解决上述问题，本专利技术实施例公开了如下技术方案一方面，提供了一种全加器电路，包括第一异或电路、第二异或电路和进位电路；其中，所述第一异或电路的输入端作为所述全加器电路的信号输入端；所述第二异或电路的一组输入端与所述第一异或电路的输出端相连接，所述第二异或电路的另一组输入端作为所述全加器电路的进位输入端，所述第二异或电路的输出端作为所述全加器电路的信号输出端；所述进位电路的输入端作为所述全加器电路的信号输入端，所述进位电路的输出端与所述全加器电路的进位输入端相连接；所述第一异或电路、所述第二异或电路和所述进位电路中的至少一个包括阻变忆阻器阵列。优选地，所述第一异或电路包括阻变忆阻器方阵和电流敏感模块；所述阻变忆阻器方阵中同一列阻变忆阻器的正相输入端相连接，以使所述同一列阻变忆阻器的正相输入端作为所述第一异或电路的一组输入端；所述阻变忆阻器方阵中同一行阻变忆阻器的反相输入端与一个所述电流敏感模块的输入端相连接，以使所述电流敏感模块的输入端作为所述第一异或电路的另一组输入端，以及，所述电流敏感模块的输出端作为所述第一异或电路的输出端；所述电流敏感模块的输入端接收到的电流大于阈值电流时，所述电流敏感模块的输出端输出高电平，所述电流敏感模块的输入端接收到的电流小于阈值电流时，所述电流敏感模块的输出端输出低电平。优选地，所述第二异或电路包括阻变忆阻器方阵和电流敏感模块；所述阻变忆阻器方阵中同一列阻变忆阻器的正相输入端相连接，以使所述同一列阻变忆阻器的正相输入端作为所述第二异或电路的一组输入端；所述阻变忆阻器方阵中同一行阻变忆阻器的反相输入端与一个所述电流敏感模块的输入端相连接，以使所述电流敏感模块的输入端作为所述第二异或电路的另一组输入端，以及，所述电流敏感模块的输出端作为所述第二异或电路的输出端；所述电流敏感模块的输入端接收到的电流大于阈值电流时，所述电流敏感模块的输出端输出高电平，所述电流敏感模块的输入端接收到的电流小于阈值电流时，所述电流敏感模块的输出端输出低电平。优选地，所述进位电路包括阻变忆阻器阵列和比较器；所述阻变忆阻器阵列中同一列阻变忆阻器的正相输入端相连接，以使所述同一列阻变忆阻器的正相输入端作为所述进位电路的输入端；所述阻变忆阻器阵列中同一行阻变忆阻器的反相输入端与一个所述比较器的输入端相连接，以使所述比较器的输出端作为所述进位电路的输出端；所述比较器的输入端接收到的电压大于阈值电压时，所述比较器的输出端输出高电平，所述比较器的输入端接收到的电压小于阈值电压时，所述比较器的输出端输出低电平。优选地，三个所述进位电路的输入端作为一组，以使同一组的两个所述进位电路的输入端用于接收两个数字输入信号的同一位，与两个所述进位电路的输入端属于同一组的另一个输入端用于接收两个数字输入信号中所述同一位的上一位的进位信号；所述进位信号为所述进位电路的输出端所产生的进位信号。一方面，提供了一种芯片，包括顶电极金属条、底电极金属条和全加器电路；所述全加器电路包括第一异或电路、第二异或电路和进位电路；其中，所述第一异或电路的输入端作为所述全加器电路的信号输入端；所述第二异或电路的一组输入端与所述第一异 或电路的输出端通过所述底电极金属条相连接，所述第二异或电路的另一组输入端作为所述全加器电路的进位输入端，所述第二异或电路的输出端作为所述全加器电路的信号输出端；所述进位电路的输入端作为所述全加器电路的信号输入端，所述进位电路的输出端通过所述顶电极金属条和所述底电极金属条与所述全加器电路的进位输入端相连接；所述第一异或电路、所述第二异或电路和所述进位电路中的至少一个包括阻变忆阻器阵列；通过所述顶电极金属条和所述底电极金属条连接所述阻变忆阻器阵列中的阻变忆阻器。优选地，所述第一异或电路包括阻变忆阻器方阵和电流敏感模块；所述阻变忆阻器方阵中同一列阻变忆阻器的正相输入端通过所述顶电极金属条相连接，以使所述同一列阻变忆阻器的正相输入端作为所述第一异或电路的一组输入端；所述阻变忆阻器方阵中同一行阻变忆阻器的反相输入端通过所述底电极金属条与一个所述电流敏感模块的输入端相连接，以使所述电流敏感模块的输入端作为所述第一异或电路的另一组输入端，以及，所述电流敏感模块的输出端作为所述第一异或电路的输出端；所述电流敏感模块的输入端接收到的电流大于阈值电流时，所述电流敏感模块的输出端输出高电平，所述电流敏感模块的输入端接收到的电流小于阈值电流时，所述电流敏感模块的输出端输出低电平。优选地，所述第二异或电路包括阻变忆阻器方阵和电流敏感模块；所述阻变忆阻器方阵中同一列阻变忆阻器的正相输入端通过所述顶电极金属条相连接，以使所述同一列阻变忆阻器的正相输入端作为所述第二异或电路的一组输入端；所述阻变忆阻器方阵中同一行阻变忆阻器的反相输入端通过所述底电极金属条与一个所述电流敏感模块的输入端相连接，以使所述电流敏感模块的输入端作为所述第二异或电路的另一组输入端，以及，所述电流敏感模块的输出端作为所述第二异或电路的输出端；所述电流敏感模块的输入端接收到的电流大于阈值电流时，所述电流敏感模块的输出端输出高电平，所述电流敏感模块的输入端接收到的电流小于阈值电流时，所述电流敏感模块的输出端输出低电平。优选地，所述进位电路包括阻变忆阻器阵列和比较器；所述阻变忆阻器阵列中同一列阻变忆阻器的正相输入端通过所述顶电极金属条相连接，以使所述同一列阻变忆阻器的正相输入端作为所述进位电路的输入端；所述阻变忆阻器阵列中同一行阻变忆阻器的反相输入端通过所述底电极金属条与一个所述比较器的输入端相连接，以使所述比较器的输出端作为所述进位电路的输出端；所述比较器的输入端接收到的电压大于阈值电压时，所述比较器的输出端输出高电平，所述比较器的输入端接收到的电压小于阈值电压时，所述比较器的输出端输出低电平。优选地，三个所述进位电路的输入端作为一组，以使同一组的两个所述进位电路的输入端用于接收两个数字输入信号的同一位，与两个所述进位电路的输入端属于同一组的另一个输入端用于接收两个数字输入信号中所述同一位的上一位的进位信号；所述进位信号为所述进位电路的输出端所产生的进位信号。本专利技术实施例所提供的全加器电路，在其电路构成中未完全采用传统的MOS管存储器件，而是部分采用了阻变忆阻器这种具有两端结构的新型存储器件，由于阻变忆阻器具有可缩小性好、存储密度高、功耗低、读写速度快、反复操作耐受力强、数据保持时间长等特点，因此在有效节省全加器电路所占面积的同时，实现了全加器电路可编程的性能。附图说明 为了更清楚地说明本专利技术实施例或现有技术中的技术方案，下面将对实施例中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本专利技术的一些实施例，对于本领域普本文档来自技高网...
【技术保护点】
一种全加器电路，其特征在于，包括：第一异或电路、第二异或电路和进位电路；其中，所述第一异或电路的输入端作为所述全加器电路的信号输入端；所述第二异或电路的一组输入端与所述第一异或电路的输出端相连接，所述第二异或电路的另一组输入端作为所述全加器电路的进位输入端，所述第二异或电路的输出端作为所述全加器电路的信号输出端；所述进位电路的输入端作为所述全加器电路的信号输入端，所述进位电路的输出端与所述全加器电路的进位输入端相连接；所述第一异或电路、所述第二异或电路和所述进位电路中的至少一个包括阻变忆阻器阵列。
【技术特征摘要】
【专利技术属性】
技术研发人员：黄如，张耀凯，蔡一茂，陈诚，
申请(专利权)人：北京大学，
类型：发明
国别省市：
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