【技术实现步骤摘要】
本专利技术涉及集成电路设计领域，尤其是一种基于7管异或同或单元的全加器电路。
技术介绍
VLSI是超大规模集成电路(Very Large Scale Integration)的简称,指几毫米见方的硅片上集成上万至百万，体管、线宽在I微米以下的集成电路。目前超大规模集成电路的集成度已达到600万个晶体管，线宽达到0.3微米。用超大规模集成电路制造的电子设备，体积小、重量轻、功耗低、可靠性高。利用超大规模集成电路技术可以将一个电子分系统乃至整个电子系统“集成”在一块芯片上，完成信息采集、处理、存储等多种功能。VLSI系统中最重要的性能参数是速度及功耗。功耗-延时积(PDP)是对功耗及关键路径延时进行综合权衡得到的一个量化的结果，是一个公正的性能量度，经常用于比较多种电路设计的优化结果，评估采用不同工艺的电路工作在不同频率不同情况的性能。因此，具降低的功耗-延时积的是提高VLSI性能的关键，也是全加器电路设计的关键指标。全加器是微处理器、存储器地址生成器、数字信号处理器等VLSI系统的一种关键的电路单元，它经常处于这些系统的关键路径中。因此全加器的性能显著影响到整个系统的性能。由下式可以得到一位全加器的功能。
【技术保护点】
一种基于7管异或同或单元的全加器电路，其特征在于：该电路包括有7管异或同或单元、全加和模块和进位模块，所述7管异或同或单元的输出端连接到全加和模块的输入端，所述7管异或同或单元的输出端还连接到进位模块的输入端。
【技术特征摘要】
1.一种基于7管异或同或单元的全加器电路，其特征在于:该电路包括有7管异或同或单元、全加和模块和进位模块，所述7管异或同或单元的输出端连接到全加和模块的输入端，所述7管异或同或单元的输出端还连接到进位模块的输入端。2.根据权利要求1所述的一种基于7管异或同或单元的全加器电路，其特征在于:所述7管异或同或单元包括有第一 PMOS管(I)、第二 PMOS管(3)、第四PMOS管(7)、第一 NMOS管(2)、第二 NMOS管(4)和CMOS反相器(16)，所述第一 PMOS管(I)的源极与电源正极连接，所述第一 PMOS管(1)的漏极与第二 PMOS管(3)的源极连接，所述第一 PMOS管(I)的栅极分别与第二 PMOS管(3)的栅极、第一 NMOS管(2)的漏极、第二 NMOS管(4)的栅极连接，所述第二 NMOS管(4)的栅极作为7管同或异或单元的第二输入端，所述第二 PMOS管(3)的漏极分别与第一匪OS管(2)的源极、第二 NMOS管(4)的源极、第四PMOS管(7)的漏极和CMOS反相器(16)的输入端连接，所述第二 PMOS管(3)的漏极作为7管同或异或单元输出端的同或输出端口，所述第一 NMOS管(2)的栅极与第二 NMOS管(4)的漏极连接，所述第一NMOS管(2)的栅极作为7管同或异或单元的第一输入端，所述第四PMOS管(7)的源极与电源正极连接，所述第四PMOS管(7)的栅极连接至CMOS反相器(16)的输出端并作为7管同或异或单元输出端的异或输出端口。3.根据权利要求2所述的一种基于7管异或同或单元的全加器电路，其特征在于:所述全加和模块包括有第一传输门(17)和数据选择器(18)，所述第一传输门(17)的输入端连接至数据选择器(18)的控制端并作为全加和模块的进位输入端，所述7管同或异或单元输出端的同或输出端口分别与第一传输门(17)的第二控制端和数据选择器(18)的第一输入端连接，所述7管同或异或单元输出端的异或输出端口分别与第一传输门(17)的第一控制端和数据选择器(18)的第二输入端连接，所述第一传输门(17)的输出端连接至数据选择器(18)的输出端并作为全加和模块的输出端。4.根据权利要求2所述的一种基于7管异或同或单元的全加器电路，其特征在于:所述进位模块包括有第二传输门(19)和...
【专利技术属性】
技术研发人员：丁颜玉，黄晴晴，路崇，王德明，
申请(专利权)人：广州中大微电子有限公司，
类型：发明
国别省市：
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