一种三值绝热多米诺正循环门及反循环门制造技术

本发明专利技术公开了一种三值绝热多米诺正循环门及反循环门，均由三值低功耗多米诺JKL触发器组成，三值低功耗多米诺JKL触发器由第一三值绝热多米诺文字运算电路、第二三值绝热多米诺文字运算电路、第三三值绝热多米诺文字运算电路、第四三值绝热多米诺文字运算电路和三值JKL触发器基本电路组成，第一三值绝热多米诺文字运算电路、第二三值绝热多米诺文字运算电路、第三三值绝热多米诺文字运算电路和第四三值绝热多米诺文字运算电路将绝热逻辑、多值逻辑和多米诺电路结合在一起，实现了三值低功耗多米诺JKL触发器；优点是在三值低功耗多米诺JKL触发器基础上，具有电路集成度及信息密度较高，功耗较低。

【技术实现步骤摘要】

本专利技术涉及循环门，尤其是涉及ー种三值绝热多米诺正循环门及反循环门。
技术介绍
随着半导体エ艺的不断进步，硅片上布线所需要的面积比例越来越大，从而限制了集成度及信息密度的进ー步提高。采用多值逻辑可以提高每根连接线携带的信息量，大大减少电路中连接线的数量，从而减小芯片的面积，增强数据处理能力。多米诺电路以其速度快、面积小的优良特性被广泛应用于处理器、寄存器、缓存器中的高速运算电路及关键路径中，因此将多值逻辑与多米诺电路相结合能够在更大程度上提高电路集成度及信息密度。正、反循环门电路是多值计数器的基本模块之一，可以完成对时钟脉冲的递增、减计数的功能，广泛应用于分频器、编码器、存储器以及算术运算电路中。正、反循环门电路的功耗很大程度上决定着整个多值电路的功耗，因此低功耗正、反循环门电路的研究具有极其重要的意义。
技术实现思路
本专利技术所要解决的第一个技术问题是提供ー种在保证具有正确的逻辑功能的前提下，功耗较低的三值绝热多米诺正循环门。本专利技术解决第一个技术问题所采用的技术方案为ー种三值绝热多米诺正循环门，其特征在于由三值低功耗多米诺JKL触发器组成，所述的三值低功耗多米诺JKL触发器由第一三值绝热多米诺文字运算电路、第二三值绝热多米诺文字运算电路、第三三值绝热多米诺文字运算电路、第四三值绝热多米诺文字运算电路、三值JKL触发器基本电路和绝热多米诺缓冲器组成，所述的第一三值绝热多米诺文字运算电路、所述的第二三值绝热多米诺文字运算电路、所述的第三三值绝热多米诺文字运算电路和所述的第四三值绝热多米诺文字运算电路均设置有第一时钟信号输入端和第二时钟信号输入端，所述的三值JKL触发器基本电路设置有第一时钟信号输入端、第二时钟信号输入端、第三时钟信号输入端、第一信号输入端、第二信号输入端、第三信号输入端和第四信号输入端，所述的第一三值绝热多米诺文字运算电路的信号输出端与所述的三值JKL触发器基本电路的第一信号输入端连接，所述的第二三值绝热多米诺文字运算电路的信号输出端与所述的三值JKL触发器基本电路的第二信号输入端连接，所述的第三三值绝热多米诺文字运算电路的信号输出端与所述的三值JKL触发器基本电路的第三信号输入端连接，所述的第四三值绝热多米诺文字运算电路的信号输出端与所述的三值JKL触发器基本电路的第四信号输入端连接，所述的三值JKL触发器基本电路的信号输出端与所述的绝热多米诺缓冲器的信号输入端连接，所述的绝热多米诺缓冲器的信号输出端与所述的第四三值绝热多米诺文字运算电路的信号输入端连接，所述的第一三值绝热多米诺文字运算电路的第一时钟信号输入端、所述的第二三值绝热多米诺文字运算电路的第一时钟信号输入端、所述的第三三值绝热多米诺文字运算电路的第一时钟信号输入端、所述的第四三值绝热多米诺文字运算电路的第一时钟信号输入端和所述的三值JKL触发器基本电路的第一时钟信号输入端并接且其并接端为三值低功耗多米诺JKL触发器的第一时钟信号输入端，所述的第一三值绝热多米诺文字运算电路的第二时钟信号输入端、所述的第二三值绝热多米诺文字运算电路的第二时钟信号输入端、所述的第三三值绝热多米诺文字运算电路的第二时钟信号输入端、所述的第四三值绝热多米诺文字运算电路的第二时钟信号输入端和所述的三值JKL触发器基本电路的第二时钟信号输入端并接且其并接端为三值低功耗多米诺JKL触发器的第二时钟信号输入端，所述的三值JKL触发器基本电路的第三时钟信号输入端为三值低功耗多米诺JKL触发器的第三时钟信号输入端，该三值低功耗多米诺JKL触发器还设置有第四时钟信号输入端，所述的第一时钟信号输入端接入幅值电平为2的第一时钟信号，所述的第二时钟信号输入端接入幅值电平为2的第二时钟信号，所述的第三时钟信号输入端接入幅值电平为I的第三时钟信号，所述的第四时钟信号输入端接入幅值电平为I的第四时钟信号，所述的第一时钟信号与所述的第四时钟信号相位相同，所述的第二时钟信号与所述的第三时钟信号相位相同，所述的第一时钟信号与所述的第二时钟信号相位相差180度，所述的第一三值绝热多米诺文字运算电路的信号输入端、所述的第二三值绝热多米诺文字运算电路的信号输入端、所述的第三三值绝热多米诺文字运算电路的信号输入端和所述的第四时钟信号输入端连接。所述的第一三值绝热多米诺文字运算电路包括文字运算模块和波形转换模块，所述的文字运算模块由第一 PMOS管、第二 PMOS管、第三PMOS管、第四PMOS管、第五PMOS管、第六PMOS管、第一 NMOS管、第二 NMOS管、第三NMOS管、第四NMOS管、第五NMOS管、第六NMOS管和第七NMOS管组成，所述的第一 NMOS管的栅极和所述的第四NMOS管的栅极并接且其并接端为信号输入端，所述的第一 NMOS管的漏极、所述的第一 PMOS管的源极和所述的第三PMOS管的栅极并接，所述的第一 NMOS管的源极与所述的第二 NMOS管的漏极连接，所述的第二 PMOS管的源极与所述的第三PMOS管的漏极连接，所述的第三PMOS管的源极、所述的第三NMOS管的漏极和所述的第七NMOS管的漏极并接，所述的第四PMOS管的源极、所述的第四NMOS管的漏极、所述的第六PMOS管的栅极和所述的第七NMOS管的栅极并接，所述的第四NMOS管的源极与所述的第五NMOS管的漏极连接，所述的第五PMOS管的源极与所述的第六PMOS管的漏极连接，所述的第六PMOS管的源极与所述的第六NMOS管的漏极并接，所述的第一 PMOS管的栅极、所述的第二 PMOS管的漏极、所述的第四PMOS管的栅极、所述的第五PMOS管的漏极、所述的第二 NMOS管的栅极、所述的第三NMOS管的源极、所述的第五NMOS管的栅极和所述的第六NMOS管的源极并接于第一时钟信号输入端，所述的第一 PMOS管的漏极、所述的第二 PMOS管的栅极、所述的第四PMOS管的漏极、所述的第五PMOS管的栅极、所述的第二 NMOS管的源极、所述的第三NMOS管的栅极、所述的第五NMOS管的源极和所述的第六NMOS管的栅极并接于第二时钟信号输入端，所述的波形转换模块由第八NMOS管、第九NMOS管、第十NMOS管、第i^一 NMOS管、第十二 NMOS管和第十三NMOS管组成，所述的第八NMOS管的漏极与所述的第一 NMOS管的漏极连接，所述的第八NMOS管的源极与所述的第九NMOS管的栅极连接，所述的第十NMOS管的漏极与所述的第七NMOS管的源极连接，所述的第十NMOS管的源极与所述的第十一 NMOS管的栅极连接，所述的第十二 NMOS管的漏极与所述的第六PMOS管的源极连接，所述的第十二 NMOS管的源极与所述的第十三NMOS管的栅极连接，所述的第八NMOS管的栅极、所述的第十NMOS管的栅极和所述的第十二 NMOS管的栅极并接于第一时钟信号输入端，所述的第九NMOS管的源极、所述的第十一 NMOS管的源极和所述的第十三NMOS管的源极并接于第二时钟信号输入端，所述的第九NMOS管的漏极为第一信号输出端，所述的第十一 NMOS管的漏极为第二信号输出端，所述的第十三NMOS管的漏极为第三信号输出端，所述的第二三值绝热多米诺文字运算电路的电路结构、所述的第三三值绝热多米诺文字运算电路的电路结构、所述的第四三值绝本文档来自技高网...

【技术保护点】
一种三值绝热多米诺正循环门，其特征在于由三值低功耗多米诺JKL触发器组成，所述的三值低功耗多米诺JKL触发器由第一三值绝热多米诺文字运算电路、第二三值绝热多米诺文字运算电路、第三三值绝热多米诺文字运算电路、第四三值绝热多米诺文字运算电路、三值JKL触发器基本电路和绝热多米诺缓冲器组成，所述的第一三值绝热多米诺文字运算电路、所述的第二三值绝热多米诺文字运算电路、所述的第三三值绝热多米诺文字运算电路和所述的第四三值绝热多米诺文字运算电路均设置有第一时钟信号输入端和第二时钟信号输入端，所述的三值JKL触发器基本电路设置有第一时钟信号输入端、第二时钟信号输入端、第三时钟信号输入端、第一信号输入端、第二信号输入端、第三信号输入端和第四信号输入端，所述的第一三值绝热多米诺文字运算电路的信号输出端与所述的三值JKL触发器基本电路的第一信号输入端连接，所述的第二三值绝热多米诺文字运算电路的信号输出端与所述的三值JKL触发器基本电路的第二信号输入端连接，所述的第三三值绝热多米诺文字运算电路的信号输出端与所述的三值JKL触发器基本电路的第三信号输入端连接，所述的第四三值绝热多米诺文字运算电路的信号输出端与所述的三值JKL触发器基本电路的第四信号输入端连接，所述的三值JKL触发器基本电路的信号输出端与所述的绝热多米诺缓冲器的信号输入端连接，所述的绝热多米诺缓冲器的信号输出端与所述的第四三值绝热多米诺文字运算电路的信号输入端连接，所述的第一三值绝热多米诺文字运算电路的第一时钟信号输入端、所述的第二三值绝热多米诺文字运算电路的第一时钟信号输入端、所述的第三三值绝热多米诺文字运算电路的第一时钟信号输入端、所述的第四三值绝热多米诺文字运算电路的第一时钟信号输入端和所述的三值JKL触发器基本电路的第一时钟信号输入端并接且其并接端为三值低功耗多米诺JKL触发器的第一时钟信号输入端，所述的第一三值绝热多米诺文字运算电路的第二时钟信号输入端、所述的第二三值绝热多米诺文字运算电路的第二时钟信号输入端、所述的第三三值绝热多米诺文字运算电路的第二时钟信号输入端、所述的第四三值绝热多米诺文字运算电路的第二时钟信号输入端和所述的三值JKL触发器基本电路的第二时钟信号输入端并接且其并接端为三值低功耗多米诺JKL触发器的第二时钟信号输入端，所述的三值JKL触发器基本电路的第三时钟信号输入端为三值低功耗多米诺JKL触发器的第三时钟信号输入端，该三值低功耗多米诺JKL触发器还设置有第四时钟信号输入端，所述的第一时钟信号输入端接入幅值电平为2的第一时钟信号，所述的第二时钟信号输入端接入幅值电平为2的第二时钟信号，所述的第三时钟信号输入端接入幅值电平为1的第三时钟信号，所述的第四时钟信号输入端接入幅值电平为1的第四时钟信号，所述的第一时钟信号与所述的第四时钟信号相位相同，所述的第二时钟信号与所述的第三时钟信号相位相同，所述的第一时钟信号与所述的第二时钟信号相位相差180度，所述的第一三值绝热多米诺文字运算电路的信号输入端、所述的第二三值绝热多米诺文字运算电路的信号输入端、所述的第三三值绝热多米诺文字运算电路的信号输入端和所述的第四时钟信号输入端连接。...

【技术特征摘要】

【专利技术属性】
技术研发人员：汪鹏君，杨乾坤，郑雪松，
申请(专利权)人：宁波大学，
类型：发明
国别省市：