本发明专利技术提供了一种包括场效应晶体管的半导体设备及其制造方法。所述半导体设备包括：半导体基板，其包括沟道形成区域；栅极绝缘膜，其在半导体基板上形成为位于沟道形成区域处；栅电极，其形成在栅极绝缘膜的上方；第一应力施加层，其形成在栅电极的上方，并用于向沟道形成区域施加应力；源极/漏极区域，其形成在半导体基板的位于栅电极和第一应力施加层的两侧处的表面层部分上；及第二应力施加层，其在源极/漏极区域的上方形成为位于至少除第一应力施加层的区域之外的区域中，并用于向沟道形成区域施加不同于第一应力施加层所施加应力的应力。本发明专利技术通过调整施加到沟道形成区域的应力的组合，改善载流子迁移率。
【技术实现步骤摘要】
本专利技术涉及，尤其是涉及包括金属-绝缘体(氧化物)_半导体场效应晶体管的。
技术介绍
金属-氧化物(绝缘体)-半导体场效应晶体管(M0SFET或MISFET，下文中通常称作M0SFET)是半导体设备的基本元件。随着半导体设备的小型化和高集成度的进行，MOSFET的小型化得到进一步发展。在同一基板上包括η沟道MOSFET (下文中，也称作NTr)和ρ沟道MOSFET (下文中， 也称作PNr)的结构通常称作CMOS (互补M0S)电路。CMOS电路广泛地用作具有多个LSI的设备，这是因为CMOS电路功耗低，容易实现小型化和高集成度，并且能够高速操作。在近年来的半导体集成电路中，通过使用应力施加层向晶体管的沟道形成区域施加应力来提高载流子迁移率的技术得到积极应用，以便改善半导体集成电路中所包含的晶体管的驱动性能。另外，其沟道形成区域的形状是鳍形的鳍型(fin-type)MOSFET是众所周知的。除鳍型MOSFET之外，具有形成在半导体基板上的相关技术中的结构的MOSFET称作平面型 MOSFET。鳍型MOSFET具有如下结构，S卩，其鳍型沟道形成区域夹在双栅电极(double-gate electrode)或三栅电极(triple-gate electrode)之间，这能够实现全耗尽(full depletion)，并能够改善短沟道特性和子阈值特性。在如今的半导体设备中，随着栅极长度的减小，蚀刻后的栅电极的形状和栅极长度发生变化。为了改善上述特性，将栅电极材料变薄。因此，如在日本专利申请JP-A-2002_198368(专利文献1)所述的结构(即，应力施加层布置成覆盖栅电极)中，由于栅电极变薄，所以应力施加层往往被平坦化。另一方面，据报道，如果由于栅电极或图案化损坏了平坦化，则应力施加层具有将应力集中到沟道形成区域的作用。因此，随着栅电极材料变薄，通过应力施加层施加到沟道形成区域的应力变小。于是，降低了晶体管的驱动性能的改善效果。图31是相关技术示例的平面型MOSFET的剖面图。例如，在由硅基板等制成的半导体基板110上形成栅极绝缘膜120。5在栅极绝缘膜120的上方形成由多晶硅等制成的栅电极121。在栅电极121的两侧上形成由氮化硅等制成的第一侧壁绝缘膜122和第二侧壁绝缘膜123。例如，半导体基板110的位于栅电极121两侧的表面层部分上形成有延伸区域 111，延伸区域111在栅电极121下方延伸。另外，源极/漏极区域112形成为在半导体基板110的位于第二侧壁绝缘膜123 两侧的表面层部分上连接到延伸区域111。在栅电极121的表面上，形成由诸如NiSi等制成的高熔点金属硅化物层124。在源极/漏极区域112的表面上，也形成高熔点金属硅化物层113。以上述方式形成了 M0SFET。例如，由氮化硅等制成的应力施加层130形成为覆盖MOSFET的整个表面。在应力施加层130的上方形成由氧化硅等制成的层间绝缘膜131。在上述结构中，应力施加层130的形状在栅电极121的布置有第二侧壁绝缘膜123 的两侧处弯曲。应力施加到半导体基板110内部中的邻近栅电极121端部的区域，由于上述形状的原因，增强了载流子迁移率。然而，当栅电极121变薄时，降低了应力施加层130的弯曲度，从而应力施加层130 被平坦化。因此，降低了施加到半导体基板110内部中的邻近栅电极121端部的区域的应力。在日本专利申请JP-A-2006-13303 (专利文献2)和JP-A-2006-517060 (专利文献 3)所披露的具有双栅电极或三栅电极的鳍型MOSFET中，未能通过应用应力施加层实现载流子迁移率的改善。如果以与图31所示的平面型MOSFET相同的方式将应力施加层以覆盖栅电极的形式应用到上述鳍型M0SFET，则在栅电极以上述相同的方式变薄时，出现施加到栅电极鳍型沟道的应力降低的问题。通过使用压电系数(piezoelectric coefficient)的下述表达式(1)来表示载流子迁移率由于应力施加的原因而发生的变化。 /Zxx权利要求1.一种包括场效应晶体管的半导体设备，该半导体设备包括 半导体基板，其包括沟道形成区域；栅极绝缘膜，其在所述半导体基板上形成为位于所述沟道形成区域处； 栅电极，其形成在所述栅极绝缘膜的上方；第一应力施加层，其形成在所述栅电极的上方，并用于向所述沟道形成区域施加应力；源极/漏极区域，其形成在所述半导体基板的表面层部分上，该表面层部分位于所述栅电极和所述第一应力施加层的两侧处；及第二应力施加层，其在所述源极/漏极区域的上方形成为位于至少所述第一应力施加层的区域之外的区域中，并用于向所述沟道形成区域施加不同于所述第一应力施加层所施加应力的应力。2.如权利要求1所述的半导体设备，其中，所述第一应力施加层的上表面和所述第二应力施加层的上表面形成为处于相同的高度。3.如权利要求1所述的半导体设备，其中，所述沟道形成区域形成在所述半导体基板的平面区域处，所述场效应晶体管是平面型场效应晶体管。4.如权利要求3所述的半导体设备，其中，所述第一应力施加层向所述沟道形成区域施加压应力，所述第二应力施加层向所述沟道形成区域施加张应力。5.如权利要求4所述的半导体设备，其中，所述栅电极向所述沟道形成区域施加压应力。6.如权利要求3所述的半导体设备，其中，所述第一应力施加层向所述沟道形成区域施加张应力，所述第二应力施加层向所述沟道形成区域施加压应力。7.如权利要求6所述的半导体设备，其中，所述栅电极向所述沟道形成区域施加张应力。8.如权利要求3所述的半导体设备，其中，所述第一应力施加层在所述场效应晶体管是η型场效应晶体管时是具有压应力的膜，所述第一应力施加层在所述场效应晶体管是P型场效应晶体管时是具有张应力的膜，所述第二应力施加层在所述场效应晶体管是η型场效应晶体管时是具有张应力的膜， 所述第二应力施加层在所述场效应晶体管是P型场效应晶体管时是具有压应力的膜。9.如权利要求1所述的半导体设备，其中，所述沟道形成区域形成在凸状半导体区域处，所述凸状半导体区域从所述半导体基板的主表面上突出，所述场效应晶体管是鳍型场效应晶体管。10.如权利要求9所述的半导体设备，其中，所述栅电极和所述栅极绝缘膜覆盖所述凸状半导体区域的两个相对的侧表面。11.如权利要求9所述的半导体设备，其中，所述栅电极和所述栅极绝缘膜覆盖所述凸状半导体区域的上表面和两个相对的侧表面。12.如权利要求9所述的半导体设备，其中，所述第一应力施加层向所述沟道形成区域施加压应力，所述第二应力施加层向所述沟道形成区域施加张应力。13.如权利要求12所述的半导体设备，其中，所述栅电极向所述沟道区域施加压应力。14.如权利要求9所述的半导体设备，其中，所述第一应力施加层向所述沟道形成区域施加张应力，所述第二应力施加层向所述沟道形成区域施加压应力。15.如权利要求14所述的半导体设备，其中，所述栅电极向所述沟道区域施加张应力。16.如权利要求9所述的半导体设备，其中，所述第一应力施加层在所述场效应晶体管是η型场效应晶体管时是具有压应力的膜，所述第一应力施加层在所述场效应晶体管是P型场效应晶体管时是具有张应力的膜，所述第二应力施加层在所述场效应晶体管是η型场效应本文档来自技高网...
【技术保护点】
１．一种包括场效应晶体管的半导体设备，该半导体设备包括：半导体基板，其包括沟道形成区域；栅极绝缘膜，其在所述半导体基板上形成为位于所述沟道形成区域处；栅电极，其形成在所述栅极绝缘膜的上方；第一应力施加层，其形成在所述栅电极的上方，并用于向所述沟道形成区域施加应力；源极／漏极区域，其形成在所述半导体基板的表面层部分上，该表面层部分位于所述栅电极和所述第一应力施加层的两侧处；及第二应力施加层，其在所述源极／漏极区域的上方形成为位于至少所述第一应力施加层的区域之外的区域中，并用于向所述沟道形成区域施加不同于所述第一应力施加层所施加应力的应力。
【技术特征摘要】
...
【专利技术属性】
技术研发人员：黛哲，
申请(专利权)人：索尼公司，
类型：发明
国别省市：JP
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