本发明专利技术提供一种半导体结构含有双极晶体管(101)及间隔结构(265-1或265-2)。该晶体管具有射极(241)、基极(243)、及集极(245)。该基极包含：基极接点部(243C-1)；本质基极部(243I-1)，其位于该射极的下方和该集极的材料的上方；及基极链部(243L-1)，其会延伸在该本质基极部与基极接点部之间。该间隔结构包含间隔结构及沿着该上方半导体表面延伸的隔离介电层(267-1或267-2)。该间隔组件包含由位于该基极链部上方的介电层上的大部分为非单结晶半导体材料(优选地为多重结晶半导体材料)的横向间隔部分(269-1或269-2)。该横向间隔部分的相反第一下方边缘与第二下方边缘(305-1与307-1)会横向保形于该基极链部的相反的第一上方边缘与第二上方边缘(297-1与299-1)，以便决定且从而控制其长度。
【技术实现步骤摘要】
【国外来华专利技术】
本专利技术涉及半导体技术，特别地，涉及特别是与绝缘栅类型的场效应晶体管(FET) 结合时的双极面结型晶体管。除非另外提及，否则，下文所述的所有绝缘栅场效应晶体管 (IGFET)皆为表面-沟道增强模式IGFET。
技术介绍
双极结晶体管(BJT)通常简称为双极晶体管，是一种半导体装置，其中基极延伸在射极与集极之间。该基极系由某种导体类型的半导体材料所构成，换言之，npn BJT中为 P型而pnp BJT中为η型，其中首字母缩写词“npn”或“ρηρ”的中间字母表示基极的导体类型。射极与集极是由相反导体类型的半导体材料所构成，也就是npn BJT中为η型而pnp BJT中为ρ型。当npn BJT的基极至射极电压Vbe达到正临界数值Vbeci (通常在0. 7V附近) 时，电流会流过该npn BJT。同样，当pnp BJT的基极至射极电压Vbe达到负临界数值Vbeci (通常在-0. 7V附近)时，电流便会流过该pnp BJT。IGFET是一种半导体装置，其中栅极介电层会电气绝缘栅极电极以及延伸在源极区带和漏极区带之间的沟道区带。增强模式IGFET中的沟道区带是主体区(其通常被称为基板或是基板区)的一部分，其会和源极及漏极形成各自的Pn结。在增强模式IGFET中， 该沟道区带由源极和漏极之间的所有半导体材料组成。在IGFET操作期间，电荷载流子会沿着上方半导体表面经由该沟道区带所诱发的沟道从源极移动至漏极。临界电压为在给定的临界(最小)导通电流定义下该IGFET开始导通电流时的栅-源电压的数值。沟道长度为沿着该上方半导体表面介于源极和漏极之间的距离。“混合信号”一词指包含有数字电路系统方块和模拟电路系统方块两者的集成电路(IC)。数字电路系统通常会运用最小型(most aggressively scaled)的η沟道IGFET 和ρ沟道IGFET，以便在给定的漏电流规格下达到最大可能数字速度。模拟电路系统会运用具有和数字IGFET不同性能要求的IGFET及/或BJT。模拟IGFET的要求通常包含高线性电压增益；高频率处有良好的小信号和大信号频率响应；良好的参数匹配；低输入噪声； 有源元件和无源元件中易控制的电参数；以及低寄生元件，尤其是低寄生电容。尽管在模拟方块和数字方块中利用相同的晶体管有经济上的吸引力；但是，如此一来通常会导致模拟性能变差。模拟IGFET性能上的众多要求都与数字缩放结果有冲突。数字电路系统方块主要使用能被制造的最小IGFET。因为最终的维度分布范围本质上很大，所以数字电路系统中的参数匹配相对差劲。相反地，模拟电路系统中却经常需要良好的参数匹配以达到需要的性能。这通常需要在制造尽可能短的模拟IGFET的条件下来制造维度大于数字IGFET的模拟晶体管，以尽可能有低的源极至漏极传播延迟。IGFET是目前IC中主要的晶体管类型。因此，制造含有IGFET与BJT的IC通常是以最佳化IGFET特征为主。因此，BJT特征的最佳化会在实质上保持IGFET的最佳特征的条件下被实施。Alvarez在1993年的“BiCMOS技术与应用(BiCMOS Technologyand Applications) ”(第2版，Kluwer Acad.出版社)中的第75-78页便说明此IC制造方式。图1示出了如在Alvarez中所述的一种常规的单阱互补式IGFET(CIGFET)半导体结构。此CIGFET半导体结构(通常称为“CMOS”)是充当含有互补式IGFET与BJT的更先进半导体结构的基础。图1的单阱CIGFET结构含有由半导体主体所制成的对称η沟道 IGFET 20与对称ρ沟道IGFET 22，该半导体主体是由重度掺杂的ρ型单结晶硅(单晶硅 (monosilicon))基板M以及上方轻度掺杂的ρ型单晶硅外延层沈所组成。由电气绝缘材料(主要为硅质氧化物)所制成的凹陷场区观会沿着P-外延层沈的上方表面延伸，用以定义横向分离的半导体岛30与32。η沟道IGFET 20含有表面邻接重度掺杂η型源极/漏极(S/D)区带34与36，该源极/漏极(S/D)区带位于岛32之中并且会被包含ρ-外延层沈的由ρ型主体材料制成的沟道区带横向分离。栅极介电层40会垂直分离该ρ型沟道区带和IGFET 20的经掺杂多结晶硅(多晶硅(polysilicon))栅极电极42。ρ沟道IGFET 22含有表面邻接重度掺杂ρ 型S/D区带44与46，该S/D区带位于岛32中且被由形成在ρ-外延层26中的由中度掺杂 η型阱区48所组成的η型主体材料制成的沟道区带横向分离。栅极介电层50会垂直分离该η型沟道区带和IGFET 22的经掺杂多晶硅栅极电极52。单晶硅区34、36、44、46和48是由一系列光阻掩膜/掺杂操作来定义。这些处理操作还可被用来形成横向与垂直BJT。例如垂直ρηρ晶体管的ρ型射极可由被用来形成ρ 沟道IGFET 22的p+S/D区带44与46的掩膜/掺杂操作来定义。因此，被用来形成IGFET 22的η阱区48的掩膜/掺杂操作结合被用来形成p+S/D区带44与46的掩膜/掺杂操作会被用来定义该垂直ρηρ晶体管的η型基极。ρ+基板M与ρ-外延层沈则充当该晶体管的集极。然而，垂直ρηρ晶体管通常有较差的操作特征。同样适于由仅利用形成IGFET 20 与22的处理步骤所定义的横向BJT。图2示出了如何以常规的基本方式扩展图1的单阱CIGFET结构使其包含垂直ηρη BJT 33，从而形成单阱BJT/CIGFET半导体结构，其大体上如Alvarez所述。本半导体结构 (通常称为BiCMOQ的凹陷场氧化物层30会进一步定义横向分离的半导体岛35与37。ηρη晶体管33由下述组成(a)位于岛35中的表面邻接重度掺杂η型射极39，(b)大部分位于岛35中的ρ型基极，使得其位于η+射极39的下方且横向包围η+射极39，及(c)形成在 P-外延层沈中的η型集极以便从该基极处延伸而延伸在场氧化物观的下方，且延伸至岛 37中而向上延伸到上方半导体表面。该ρ型基极包含中度掺杂的本质基极部411及由中度掺杂的基极链部41L和表面邻接重度掺杂基极接点部41C所构成的异质基极区带。ρ基极链部41L会接续ρ本质基极部411且延伸在η+射极39与ρ+基极接点部41C之间。该η型集极由重度掺杂的集极接点部43C与中度掺杂的主要集极部43Μ所组成，该主要集极部43Μ会从η+集极接点部43C 延伸到该P型基极，尤其是延伸到本质部411。用于控制ηρη晶体管33的电压会经由适当的电气端子(未图示)分别被施加至射极39、基极接点部41C、及集极接点部43C。基极接点部41C处的电压会经由基极链部41L 被传送到本质基极部411。在操作期间，具有电子形式的电流会从射极39垂直向下流经本质基极部411，横向流经主要集极部43Μ，且向上流到集极接点部43C。在图2的BJT/CIGFET结构的制造期间，η+射极39与η+集极接点部43C会利用和η沟道IGFET 20的n+S/D区带36与38相同的步骤来构成。ρ+基极接点部41C会利用和ρ沟道IGFET 22的p+S/D区带46与48相同的步骤来构成。η主要集极部43Μ会利用和IGFET 22的η阱区48相同的步骤来构成。本文档来自技高网...
【技术保护点】
１．一种半导体结构，其包括：主要双极结晶体管（ＢＪＴ），其包括作为具有上方表面的半导体主体的各自区带的主要基极、主要射极、及主要集极，所述基极为第一导体类型且包括：（ｉ）主要本质基极部，其位于所述射极的下方及所述集极的材料之上，（ｉｉ）主要基极接点部，其会延伸至所述主体的上方表面，和（ｉｉｉ）主要基极链部，其会延伸在所述本质基极部与基极接点部之间，所述射极与集极是和所述第一导体类型相反的第二导体类型且借由所述基极而彼此分离，以便与所述基极形成各自的主要ｐｎ结，所述射极会延伸到所述主体的上方表面且借由所述基极链部来与所述基极接点部横向分离；以及主要间隔结构，其包括：（ｉ）主要隔离介电层，其位于所述主体的上方表面上，及（ｉｉ）主要间隔组件，其包括位于所述基极链部上方的介电层上的大部分为非单结晶半导体材料的主要横向间隔部分，所述基极链部的大部分相反的第一上方边缘与第二上方边缘大部分会横向保形于所述横向间隔部分的各自大部分相反的第一下方边缘与第二下方边缘。
【技术特征摘要】
【国外来华专利技术】...
【专利技术属性】
技术研发人员：杰恩均·杨，康斯坦丁·布卢恰，
申请(专利权)人：国家半导体公司，
类型：发明
国别省市：US
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