半导体装置及其制造方法制造方法及图纸

半导体装置及制造方法，具备：第一导电型第一半导体区，具有包括第一主面的第一部分和在与该主面正交的第一方向延伸的第二部分；第一导电型第二半导体区，具有在第一部分一侧设成比第二部分沿第一方向的长度短的第三部分和邻接第二部分且向第一方向延伸的第四部分；第二导电型第三半导体区，具有在第三部分的一侧设成比第四部分沿第一方向的长度短的第五部分和邻接第四部分且向第一方向延伸的第六部分；第一导电型第四半导体区，第五部分上设成邻接第六部分；栅区，设于在与第一方向正交的方向且第二、三和四半导体区形成的沟道内；栅绝缘膜，设于沟道内壁和栅区之间；第二导电型电场缓和区，设于第三和第五部分之间，杂质浓度低于第三半导体区。

【技术实现步骤摘要】

本专利技术涉及一种。
技术介绍
以往，例如作为电力用 MOSFET (Metal-Oxide-Semiconductor FieldEffect Transistor,金属-氧化物-半导体场效应管)的结构，采用平面型MOSFET或沟槽型M0SFET。此外，还能够想到将MOSFET的沟道宽度设置在基板的深度方向上的、所谓 3D (three-dimensional)型。但是，在所谓3D型MOSFET中，要求进一步提高耐压。
技术实现思路
本专利技术的实施方式提供一种提高了耐压的。本实施方式所涉及的半导体装置具备第一导电型的第一半导体区，具有第一部分和第二部分，该第一部分包括第一主面，该第二部分在与所述第一主面正交的第一方向上延伸；第一导电型的第二半导体区，具有第三部分和第四部分，该第三部分在所述第一部分的一侧设置成比所述第二部分沿所述第一方向延伸的长度短；该第四部分与所述第二部分邻接，从所述第三部分的上表面的一部分向所述第一方向延伸；第二导电型的第三半导体区，具有第五部分和第六部分，该第五部分在所述第三部分的一侧设置成比所述第四部分沿所述第一方向延伸的长度短；该第六部分与所述第四部分邻接，从所述第五部分的上表面的一部分向所述第一方向延伸；第一导电型的第四半导体区，在所述第五部分之上设置成与所述第六部分邻接；栅区，设置在沟道内，该沟道在与所述第一方向正交的第二方向上形成在所述第二半导体区、所述第三半导体区及所述第四半导体区；栅绝缘膜，设置于所述沟道的内壁和所述栅区之间；以及第二导电型的电场缓和区，设置于所述第三部分和所述第五部分之间，具有比所述第三半导体区的杂质浓度低的杂质浓度。其他实施方式所涉及的半导体装置的制造方法包括形成第一导电型的第一半导体区的工序，该第一导电型的第一半导体区具有第一部分和第二部分，该第一部分包括第一主面，该第二部分在与所述第一主面正交的第一方向上延伸；用第一导电型的第二半导体区覆盖所述第一半导体区，形成第三部分和第四部分的工序，该第三部分在所述第一部分的一侧设置成比所述第二部分沿所述第一方向延伸的长度短，该第四部分与所述第二部分邻接，从所述第三部分的上表面的一部分向所述第一方向延伸；在所述三部分的与所述第一主面对置的第二主面上形成第二导电型的电场缓和区的工序；用第二导电型的第三半导体区覆盖所述第二半导体区，形成第五部分和第六部分的工序，该第五部分在所述第三部分的一侧设置成比所述第四部分沿所述第一方向延伸的长度短，该第六部分与所述第四部分邻接，从所述第五部分的上表面的一部分向所述第一方向延伸；用第一导电型的第四半导体区覆盖所述第三半导体区的工序；对所述第四半导体区、所述第三半导体区及所述第二半导体区进行去除，直到所述第二部分露出的工序；以及在与所述第一方向正交的第二方向，在所述第二半导体区、所述第三半导体区及所述第四半导体区形成沟道，在所述沟道内隔着栅绝缘膜形成栅区的工序。根据本专利技术的实施方式，能够提高半导体装置的耐压。 附图说明图1是对实施方式所涉及的半导体装置的结构进行示例的示意性立体图。图2是对参考例所涉及的半导体装置进行示例的示意性立体图。图3是对实施方式所涉及的半导体装置的电场状态进行示例的示意性立体图。图4 图10是说明实施方式所涉及的半导体装置的制造方法的示意性立体图。具体实施例方式下面，根据附图，说明本专利技术的实施方式。另外，附图只是示意性地或概念性地示出本专利技术，各部分的厚度与宽度之间的关系、部分之间的尺寸比例系数等，并一定为与实际相同。此外，有时在表示相同部分的情况下也会因附图的不同而彼此的尺寸或比例系数表示为有所不同。此外，在本申请说明书和各图中，对于与已在针对前面的附图进行了说明的部分相同的要素，赋予相同的符号，适当省略详细说明。此外，在下面的说明中，作为半导体的一例，举出如下具体例，即，使用硅(Si)，将第一导电型设为η型，将第二导电型设为P型。此外，在下面的说明中，η\ η、η—和ρ+、ρ、 Ρ_的标记表示各导电型上的杂质浓度的相对高低。即，η+相比于η而言η型杂质浓度相对较高，η_相比于η而言η型杂质浓度相对较低。此外，P+相比于P而言P型杂质浓度相对较高，ρ_相比于P而言P型杂质浓度相对较低。(第一实施方式)图1是对实施方式所涉及的半导体装置的结构进行示例的示意性立体图。如图1所示，在本实施方式所涉及的半导体装置110中，采用MOSFET的沟道宽度沿着基板的深度方向设置的、所谓3D(three-dimensional)型。半导体装置110具备第一半导体区10、第二半导体区20、第三半导体区30、第四半导体区40、栅区50、栅绝缘膜60及电场缓和区70。第一半导体区10是具有第一部分11和第二部分12的第一导电型的区域，第一部分11包括第一主面11a，第二部分12在与第一主面Ila正交的第一方向上延伸。另外，在本实施方式中，将第二部分12延伸的第一方向设为Z方向，将与第一方向正交的方向之一(第二方向)设为X方向，将与第一方向和第二方向正交的第三方向设为Y 方向。此外，在本实施方式中，为了便于说明，沿着Z方向，将第二部分12延伸前进的方向设为“上”，将与其相反的方向设为“下”。在本实施方式中，第一半导体区10例如是在硅晶片上涂布磷(P)的η+漏区。第二半导体区20是具有第三部分23和第四部分M的第一导电型的区域。第三部分23在第一部分11之上设置成比第二部分12沿着Z方向延伸的长度短。第四部分M设置成与第二部分12邻接，从第三部分23的上表面的一部分向Z方向延伸。即，第二半导体区20通过在相互正交的方向上设置的第三部分23和第四部分24， 设置成在TL平面的截面图上观看时呈沿着第一部分11和第二部分12的大致L字型。在本实施方式中，第二半导体区20例如是通过外延生长而形成在第一半导体区 10的表面上的膜。第二半导体区20例如是在外延生长膜上涂布了磷(P)的n_漏区。第二半导体区20是MOSFET中的漂移区。第三半导体区30是具有第五部分35和第六部分36的第二导电型的区域。第五部分35在第三部分23之上设置成比第四部分M沿Z方向延伸的长度短。第六部分36设置成与第四部分M邻接，从第五部分35的上表面的一部分向Z方向延伸。即，第三半导体区30通过在相互正交的方向上设置的第五部分35和第六部分36， 设置成在TL平面的截面图上观看时呈沿着第三部分23和第四部分M的大致L字型。第三半导体区30沿Z方向延伸的长度h3比第二半导体区20沿Z方向延伸的长度h4短。在本实施方式中，第三半导体区30例如是通过外延生长而形成在第二半导体区 20的表面上的膜。第三半导体区30例如是在外延生长膜上涂布了硼(B)的ρ—基区。第四半导体区40是在第五部分35之上与第六部分36邻接设置的第一导电型的区域。S卩，第四半导体区40在第三半导体区30之上设置成沿Z方向延伸。由此，第四半导体区40在TL平面上的截面图上观看时，被埋在第三半导体区30的大致L字型的内侧。第四半导体区40沿Z方向延伸的长度h2比第三半导体区30沿Z方向延伸的长度h3短。在本实施方式中，第四半导体区40例如是通过外延生长而形成在第三半导体区 30上的膜。第四半导体区40例如是在外延生长膜上涂布了磷(P)的η+源本文档来自技高网...

【技术保护点】
１．一种半导体装置，其特征在于，具备：第一导电型的第一半导体区，具有第一部分和第二部分，该第一部分包括第一主面，该第二部分在与所述第一主面正交的第一方向上延伸；第一导电型的第二半导体区，具有第三部分和第四部分，该第三部分在所述第一部分的一侧设置成比所述第二部分沿所述第一方向延伸的长度短；该第四部分与所述第二部分邻接，从所述第三部分的上表面的一部分向所述第一方向延伸；第二导电型的第三半导体区，具有第五部分和第六部分，该第五部分在所述第三部分的一侧设置成比所述第四部分沿所述第一方向延伸的长度短；该第六部分与所述第四部分邻接，从所述第五部分的上表面的一部分向所述第一方向延伸；第一导电型的第四半导体区，在所述第五部分之上设置成与所述第六部分邻接；栅区，设置在沟道内，该沟道在与所述第一方向正交的第二方向上形成在所述第二半导体区、所述第三半导体区及所述第四半导体区；栅绝缘膜，设置于所述沟道的内壁和所述栅区之间；以及第二导电型的电场缓和区，设置于所述第三部分和所述第五部分之间，具有比所述第三半导体区的杂质浓度低的杂质浓度。

【技术特征摘要】
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【专利技术属性】
技术研发人员：佐藤慎吾，篠原仁，河村圭子，
申请(专利权)人：株式会社东芝，
类型：发明
国别省市：JP