3D集成电路及其制造方法技术

一种3D集成电路及其制造方法，该电路结构包括：半导体衬底；半导体器件，形成于所述半导体衬底的上表面；硅通孔，贯穿所述半导体衬底，包括覆盖所述硅通孔侧壁的绝缘层以及所述绝缘层内填充的导电材料；互连结构，将所述半导体器件与所述硅通孔之间进行连接；以及扩散俘获区，形成于所述半导体衬底的下表面。本发明专利技术适用于3D集成电路的制造。

【技术实现步骤摘要】

本专利技术涉及集成电路制造领域，尤其涉及一种具有扩散俘获层的集成电路及其制造方法。
技术介绍
在集成电路的制造过程中，来自硅通孔(through-Si-via，TSV)、互连结构或半导体器件金属电极等结构的金属离子，诸如Cu、Fe、Na等离子很容易扩散到晶体管结构和互连结构中，从而导致集成电路的性能下降，甚至出现故障。可以使用直接将离子注入集成电路结构中的方法来俘获金属离子，然而注入的离子有可能进入目标区域以外的区域，特别是有可能对集成电路中的介质层和硅通孔等造成缺陷和损害。
技术实现思路
为了解决上述问题，根据本专利技术的一个方面，提供了一种3D集成电路结构，包括 半导体衬底；半导体器件，形成于所述半导体衬底的上表面；硅通孔，贯穿所述半导体衬底，包括覆盖所述硅通孔侧壁的绝缘层以及所述绝缘层内填充的导电材料；互连结构，将所述半导体器件与所述硅通孔之间进行连接；以及扩散俘获区，形成于所述半导体衬底的下表面。优选地，所述扩散俘获区中包括Ar、Xe、Ge或P中任一种或多种，或者是其他能够俘获金属离子的离子；这些离子的注入深度为IO-IOOOnm ；这些例子离子的注入剂量为 IO13-IOlfVcm2。所述扩散俘获区可以为金属离子俘获区，主要俘获半导体结构中的Cu、Fe、Na等金属罔子。对于本专利技术的实施例，离子俘获区通过自对准硅通孔的外侧形成。根据本专利技术的另一个方面，提供了一种具有扩散俘获层的集成电路的制造方法， 包括提供半导体衬底，所述半导体衬底的上表面包括半导体器件；在所述半导体衬底上形成硅通孔，所述硅通孔包括覆盖硅通孔底部和侧壁的衬层以及所述衬层内填充的导电材料；形成连接所述半导体器件与所述硅通孔之间的互连结构；选择性刻蚀所述半导体衬底的下表面，并停止于所述硅通孔的衬层上；在所述下表面上形成扩散俘获区；以及去除所述硅通孔高出所述下表面的部分。优选地为了保护扩散俘获层的表面，在形成扩散俘获区之后，还包括在所述下表面上淀积保护层，并在去除所述硅通孔高出所述下表面部分的同时选择性去除该保护层。优选地，形成扩散俘获区的方法可以包括对下表面进行离子注入，注入的离子包括Ar、Xe、Ge或P中任一种或多种；注入深度控制为IO-IOOOnm ；注入剂量为1013-1016/cm2。为了得到最佳的厚度，在选择性刻蚀所述下表面之前，还可以包括将该半导体衬底的下表面研磨打薄。对于在绝缘体上硅(SOI)、体硅(bulk Si)或其它半导体衬底上制造的半导体器件，使用本专利技术实施例提供的自对准技术制造用于阻止金属离子扩散的扩散俘获层，避免了离子注入对介质层和硅通孔的损害。附图说明通过以下参照附图对本专利技术实施例的描述，本专利技术的上述以及其他目的、特征和有点将更为清楚，在附图中图1-10示出了根据本专利技术实施例制造3D集成电路流程中各个步骤对应的集成电路结构剖面图。具体实施例方式下文的公开提供了许多不同的实施例或例子以实现本专利技术提供的技术方案。虽然下文中对特定例子的部件和设置进行了描述，但是，它们仅仅为示例，并且目的不在于限制本专利技术。此外，本专利技术可以在不同实施例中重复参考数字和/或字母。这种重复是为了简化和清楚的目的，其本身不指示所讨论的各种实施例和/或设置之间的关系。本专利技术提供了各种特定工艺和/或材料的例子，但是，本领域普通技术人员可以意识到的其他工艺和/或其他材料的替代应用，显然未脱离本专利技术要求保护的范围。需强调的是，本文件内所述的各种区域的边界包含由于工艺或制程的需要所作的必要的延展。图1-10详细示出了根据本专利技术实施例制造流程中各步骤中的集成电路结构的剖面图。以下将参照这些附图对根据本专利技术实施例的各个步骤以及由此得到的3D集成电路予以详细说明。首先，如图1所示，提供一个已经完成了部分工艺的半导体晶片100，上述部分工艺包括完成半导体器件及相应的后道互连工艺。该半导体晶片100包括半导体衬底 110 (例如Si衬底)，半导体衬底110的上表面上包括半导体器件125以及该半导体器件 125相应的后道互连(Back End Of Line, BEOL)结构130，其中该半导体器件125可以为 MOSFET晶体管。图中虽未明示出后道互连结构130与半导体器件125之间的连接关系，但我们需要知道它们之间已经完成了必要的连接。图1中，层120为将器件之间电隔离的层间介质层，该层间介质层120将后道互连结构130之间相互进行绝缘。为了方便起见，在这里将图1所示的上表面称为半导体晶片100的上表面，图1 中的下表面称为半导体晶片100的下表面或底部，下表面在研磨打薄处理之后仍称为下表面，硅通孔靠近下表面的部分称之为硅通孔的底部。在后面的工艺中无论是否将半导体晶片100进行翻转，都采用这个称呼。上述半导体晶片100的具体形成过程可以参考普通半导体制造技术，这里不加详述。如图2所示，在半导体结构100上形成硅通孔。形成硅通孔的步骤如下首先，如图2所示，贯穿半导体衬底110的一部分和层间介质层120形成过孔270，过孔可以通过干法刻蚀、例如反应离子蚀刻等方法形成。然后在过孔270的侧壁和底部上形成绝缘层240，绝缘层240的材料可以是例如氧化物或氮化物等绝缘材料。接着，在绝缘层240的底部和侧壁淀积衬层250，衬层250的材料可以选自Ru、 Ta、TaN, Ti、TiN, TaSiN, TiSiN, Tiff以及WN中任一种或其组合，或者是其它材料。最后在过孔270中淀积导电材料260，例如Cu、Al或W中任一种或其组合，也可以是导电聚合物或金属硅化物等，从而形成用于3D集成电路晶片互连的硅通孔。在本专利技术的实施例中，导电材料260为金属材料，然后对淀积到过孔270中的绝缘层、衬层、金属材料进行平整化，例如采用化学机械抛光CMP处理，从而形成硅通孔。关于硅通孔的形成可以是现有任意合适的工艺方法，这里不再赘述。图3示出了连接半导体器件125与硅通孔的互连结构的结构示意图。其中互连结构包括形成在硅通孔上方并与硅通孔连通的过孔280、形成在半导体器件125对应的后道互连结构130上方的过孔230、以及连接过孔280和过孔230的金属互连线300。这样通过上述互连结构可以将半导体器件125以及硅通孔连接起来。上述的互连结构同样被包围在层间介质层之间，这些工艺为本领域普通技术人员熟悉的常规工艺。从而，通过进一步将该半导体晶片的互连结构与其他半导体晶片的对应的互连结构进行多晶片连接，则可以实现 3D集成电路结构。下面参考图4-8描述根据本专利技术的实施例在图3所示的半导体晶片的基础上制造扩散俘获层的方法。为了将图3所示的半导体晶片与其他晶片连接形成3D集成电路，或者为形成的3D 集成电路供电或进行外部信号的输入/输出(I/O)，需要将对应的晶片底部打薄，从而暴露出硅通孔中的金属材料以进行相应的电连接。如图4所示，将半导体晶片100翻转，并对半导体衬底的下表面(底部)进行研磨打薄，直到暴露出绝缘层240的底部表面为止。然后，如图5所示，对半导体衬底的下表面进行选择性蚀刻，例如采用反应离子刻蚀RIE。刻蚀停止于硅通孔的绝缘层240，从图5中可以看出，刻蚀的结果是硅通孔的高度大于半导体衬底的下表面。以下将描述本专利技术的实施例采用自对准的方式形成扩散俘获区。接下来，如图6所示本文档来自技高网...

【技术保护点】
１．一种３Ｄ集成电路结构，包括：半导体衬底；半导体器件，形成于所述半导体衬底的上表面；硅通孔，贯穿所述半导体衬底，包括覆盖所述硅通孔侧壁的绝缘层以及所述绝缘层内填充的导电材料；互连结构，将所述半导体器件与所述硅通孔之间进行连接；以及扩散俘获区，围绕所述硅通孔形成于所述半导体衬底的下表面。

【技术特征摘要】
1.一种3D集成电路结构，包括 半导体衬底；半导体器件，形成于所述半导体衬底的上表面；硅通孔，贯穿所述半导体衬底，包括覆盖所述硅通孔侧壁的绝缘层以及所述绝缘层内填充的导电材料；互连结构，将所述半导体器件与所述硅通孔之间进行连接；以及扩散俘获区，围绕所述硅通孔形成于所述半导体衬底的下表面。2.根据权利要求1所述的结构，其中，所述扩散俘获区中包括Ar、Xe、Ge或P中任一种或多种。3.根据权利要求1所述的结构，其中，所述扩散俘获区中注入深度为lO-lOOOnm。4.根据权利要求1所述的方法，其中，所述扩散俘获区中离子的注入剂量为IO13-IO16/cm2。5.根据权利要求1所述的结构，其中所述扩散俘获区为金属离子俘获区。6.根据权利要求1至4中任一项所述的结构，其中所述扩散俘获区自对准所述硅通孔的外围形成于所述半导体衬底的下表面。7.—种制造3D集成电路的方法，包括提供半导体衬底，所述半导体衬底的上表面包括半导体器件；在所述半导体衬底上形成硅通孔，所述硅通孔包括覆盖硅通孔侧壁的绝缘层以及所述绝缘层内填充的导电材料；形成...

【专利技术属性】
技术研发人员：朱慧珑，
申请(专利权)人：中国科学院微电子研究所，
类型：发明
国别省市：11