储存器阵列结构及其局部字线驱动模块制造技术

本实用新型专利技术提供一种储存器阵列结构，包括：第一存储器阵列和第二存储阵列，所述第一存储器阵列包括第一子阵列，所述第二存储器阵列包括第二子阵列；所述第一子阵列和第二子阵列均包括耦合到局部字线和局部位线的若干存储器单元；全局字线驱动器；所述全局字线驱动器与所述第一存储器阵列和第二存储阵列相关联，所述全局字线驱动器耦合若干全局字线和解码信号线；局部字线驱动器，设置于所述第一子阵列和第二子阵列间；所述局部字线驱动器耦合第一子阵列的第一局部字线、第二子阵列的第二局部字线和对应的全局字线；驱动电路连接对应的解码信号线和局部字线驱动器。本实用新型专利技术储存器阵列将边界模块的面积降到最低，使其应用范围更加广泛。（*该技术在2021年保护过期，可自由使用*）

【技术实现步骤摘要】

储存器阵列结构及其局部字线驱动模块
本技术涉及计算机
，特别涉及一种储存器阵列结构。
技术介绍
请参阅图1所示，随着工艺尺寸的缩小，为减小单元尺寸的面积，采用开路位线结构。1，3，5是存储阵列，由一根或多根字线wl和位线(BL_0、BL_e)组成，2，4是灵敏放大器阵列，由一个或多个灵敏放大器组成。当对存储阵列3进行操作时，3中的字线WL被激活，其它的字线处于未激活状态，与该字线相连的存储单元的信息通过与存储单元相连的位线，如图1中偶数位线BL_e和奇数位线BL_o，传递到2，4中的灵敏放大器，通过该灵敏放大器可以对存储单元进行读写操作。输入到2，4的位线有两种，一种来自于要进行操作的存储阵列，用于传递存储单元中的信息，另一种来自于未被激活的存储阵列，作为灵敏放大器的比较基准，因此需要2和4两个灵敏放大器阵列来处理一根字线上的存储单元的数据。 而且对于任何一个存储阵列的读写操作都需要另两块相邻的存储阵列提供基准位线。请参阅图2所示一种存储器芯片结构图。该存储器芯片分成四个存储器阵列 (bank)是由JEDEC的标准决定的，实际上，根据JEDEC标准对于不同的存储器容量和技术规格(DDR，DDR2or DDR3)，bank数量都是有明确规定的。该储存器芯片主要分为四部分存储阵列(ARRAY)、周边电路(SPINE)、行解码和字线驱动(RIB)、列解码和读写放大器(JDC)。 图2中，考虑到存取时间和性能稳定性等的限制，存储器被分为四个存储阵列(bank)，每一个都有相对应的RIB和JDC，在每个存储阵列中又分为几个横向的存储子阵列。由于采用开路位线结构，如前所述，需要在存储阵列中加入多余的存储模块以提供基准位线，该多余的存储模块被称为边界模块，如图2中标号100所示，边界模块100中的存储单元无法被存取，浪费了芯片面积。为了减少多余存储模块的面积，如图3所示，100的两个边界模块具有相同的行地址，每一个边界模块中只有一半的位线被使用，因此两个边界模块和在一起所含有的物理存储单元是正常模块的两倍，但可以存取的单元个数和正常模块相同；将每一个边界模块中的没被使用的存储单元进行存储使用，该方法可以减少一半被浪费的芯片面积。如图4中所示，1，3，5是存储模块由多个存储单元组成。2，4是读写放大器模块；6 是读写放大器和局部字线驱动器控制信号的驱动电路；7是局部字线驱动器模块由多个局部字线驱动器模块组成。WLo是偶数局部字线；WLe是奇数局部字线；BL_o是偶数位线；BL_ e是奇数位线；WLRSTo是偶数局部字线的解码信号；WLRSTe是奇数局部字线的解码信号。由于版图面积的限制，采用奇偶局部字线分布驱动的方式，左边的局部字线驱动器模块7驱动奇数字线，右边的局部字线驱动器模块7驱动偶数字线，局部字线驱动器模块 7同时驱动左右两根局部字线。局部字线驱动器模块7中的局部字线驱动器如图5所示mwl_n是全局字线，由除最低两位行地址以外的行地址解码译出；wldrv和wlrst是由最低两位行地址解码译出，在图4中表示为WjRSTe或WjRSTo ；Iwl是局部字线。其操作方式如图6所示激活字线时，全局字线mwl_n先被选中变为低电平，然后wlrst也被选中变为低电平，随后wldrv变为高电平，并通过Pl管将局部字线Iwl打开，以减小在Pl和附中的穿通电流；预充字线时，wlrst 变为高电平，同时wldrv变为低电平，通过Pl和N2管将局部字线Iwl向低电平驱动，然后 mwl_n变为高电平。
技术实现思路
本技术提供一种储存器阵列结构及其局部字线驱动模块，在储存器宽度不便的情况下有效减少存储器的边界模块，以降低储存器的高度。为了实现上述目的，本技术一种储存器阵列结构采用如下技术方案一种储存器阵列结构，其特征在于，包括第一存储器阵列和第二存储阵列，所述第一存储器阵列包括第一子阵列，所述第二存储器阵列包括第二子阵列；所述第一子阵列和第二子阵列均包括耦合到局部字线和局部位线的若干存储器单元；全局字线驱动器；所述全局字线驱动器与所述第一存储器阵列和第二存储阵列相关联，所述全局字线驱动器耦合若干全局字线和解码信号线；局部字线驱动模块，设置于所述第一子阵列和第二子阵列间；所述局部字线驱动模块耦合第一子阵列的第一局部字线、第二子阵列的第二局部字线和对应的全局字线；驱动电路连接对应的解码信号线和局部字线驱动模块。为了实现上述目的，本技术一种局部字线驱动模块采用如下技术方案一种局部字线驱动模块，包括对称的第一局部字线驱动器和第二局部子线驱动器；所述第一局部字线驱动器包括PMOS管Pl，NMOS管Ni，NMOS管N2和一个反向器INVl ； Pl管的漏极接第一局部字线驱动信号线，Pl管源极接m管的源极，Nl管的漏极接字线的低电压；Pl管和m管的栅极接N2管的源极，N2管的漏极接全局字线，N2管的栅极接第一存储器阵列地址线；反向器INVl的输入端和第一局部字线、Pl管的源极、m管的源极相连， 输出端与m管的栅极、Pl管的栅极以及N2管的源极相连；所述第二局部字线驱动器包括 PMOS管ΡΓ，NMOS管附，，NMOS管N2，和一个反向器INVl ’ ；P1，管的漏极接第二局部字线驱动信号线，ΡΓ管源极接ΝΓ管的源极，ΝΓ管的漏极接字线的低电压；ΡΓ管和ΝΓ管的栅极接N2’管的源极，N2’管的漏极接全局字线，N2’管的栅极接第二存储器阵列地址线； 反向器INV1，的输入端和第二局部字线、ΡΓ管的源极、ΝΓ管的源极相连，输出端与ΝΓ管的栅极、ΡΓ管的栅极以及Ν2’管的源极相连；或者，所述局部字线驱动模块包括对称的第一局部字线驱动器和第二局部子线驱动器；所述第一局部字线驱动器包括PMOS管Pl，NMOS管m，NMOS管Ν2和一个反向器INVl ； Pl管的源极接第一局部字线驱动信号线，Pl管漏极接m管的漏极，Nl管的源极接字线的低电压；Pl管和m管的栅极接N2管漏极，N2管的源极接全局字线，N2管的栅极接第一存储器阵列地址线；反向器INVl的输入端和第一局部字线、Pl管漏极、Nl管漏极相连，输出端与附管的栅极、Pl管的栅极以及N2管的漏极相连；所述第二局部字线驱动器包括PMOS 管P1，，NMOS管附，，NMOS管N2，和一个反向器INV1，；P1，管的源极接第二局部字线驱动信号线，ΡΓ管漏极接ΝΓ管的漏极，ΝΓ管的源极接字线的低电压；ΡΓ管和ΝΓ管的栅极接N2’管漏极，N2’管的源极接全局字线，N2’管的栅极接第二存储器阵列地址线；反向器INVl‘的输入端和第二局部字线、ΡΓ管漏极、ΝΓ管漏极相连，输出端与ΝΓ管的栅极、ΡΓ 管的栅极以及N2’管的漏极相连。与现有技术相比，本技术具有以下优点本技术一种储存器阵列结构，将第一存储器阵列BankO和第二存储阵列Bankl分成若干子阵列，然后第一存储器阵列BankO 和第二存储阵列Bank间隔排布，通过一个局部字线驱动器可以驱动相邻的两个输入不同存储器阵列的子阵列；这种排布结构将边界模块的面积降到最低，且相对于现有储存器阵列高度也有所降低，使其应用范围更加广泛，在性能不受影响的情况下，能够应该用于更狭小的空间。附图说明图1是现有技术采用开路位线结构的存储器阵本文档来自技高网...

【技术保护点】
１．一种储存器阵列结构，其特征在于，包括：第一存储器阵列（Ｂａｎｋ０）和第二存储阵列（Ｂａｎｋ１），所述第一存储器阵列（Ｂａｎｋ０）包括第一子阵列（Ｂａｎｋ０－０），所述第二存储器阵列（Ｂａｎｋ１）包括第二子阵列（Ｂａｎｋ１－１）；所述第一子阵列（Ｂａｎｋ０－０）和第二子阵列（Ｂａｎｋ１－１）均包括耦合到局部字线和局部位线的若干存储器单元；全局字线驱动器；所述全局字线驱动器与所述第一存储器阵列（Ｂａｎｋ０）和第二存储阵列（Ｂａｎｋ１）相关联，所述全局字线驱动器耦合若干全局字线（ｍｗｌ＿ｎ）和解码信号线；局部字线驱动模块（７），设置于所述第一子阵列（Ｂａｎｋ０－０）和第二子阵列（Ｂａｎｋ１－１）间；所述局部字线驱动模块（７）耦合第一子阵列（Ｂａｎｋ０－１）的第一局部字线（ｌｗｌ０）、第二子阵列（Ｂａｎｋ１－１）的第二局部字线（ｌｗｌ１）和对应的全局字线（ｍｗｌ＿ｎ）；驱动电路（６）连接对应的解码信号线和局部字线驱动模块（７）。

【技术特征摘要】

【专利技术属性】
技术研发人员：俞冰，亚历山大，
申请(专利权)人：西安华芯半导体有限公司，
类型：实用新型
国别省市：87