本发明专利技术揭示一种使用转接板(interposer)的三维半导体封装。本发明专利技术公开了一种半导体装置及其制造方法，该装置包括：一转接板具有电性耦接至其第一侧的一第一芯片以及电性耦接至其第二侧的一第二芯片。转接板电性耦接至下方的基底，例如封装基底、高密度内连线、印刷电路板等。基底具有一凹口，使第二芯片位于凹口内。凹口可容许使用较小的导电凸块(bump)，因而可使用较多数量的导电凸块。一散热片可放置于凹口内，用以帮助第二芯片散热。
【技术实现步骤摘要】
本专利技术涉及一种，尤其涉及一种使用转接板 (interposer)的三维半导体封装。
技术介绍
自集成电路的专利技术创造以来，由于各个电子部件(即，晶体管、二极管、电阻、电容等等)的集成度(integration density)持续的改进，使半导体业持续不断的快速成长发展。主要来说，集成度的改进来自于最小特征尺寸(minimum feature size)不断缩小而容许更多的部件整合至既有的芯片面积内。这些集成度的改进实质上是朝二维(two-dimensional，2D)方面的，因为集成部件所占的体积实际上位于半导体晶片的表面。尽管光刻(lithography)技术的精进为2D 集成电路制作带来相当大的助益，二维空间所能拥有的密度还是有其物理限制。这些限制之一在于制作这些部件所需的最小尺寸。此外，当更多的装置放入一芯片中，需具有更复杂的电路设计。为了进一步增加集成电路密度，已开始研究三维(3D)集成电路 (three-dimensional integrated circuit, 3DIC)。在典型的 3DIC工艺中，二个芯片彼此接合，且在每一芯片与基底上的接触垫之间形成电性连接。例如，在彼此上方接合二个芯片。 叠置的芯片接着与一承载基底(carrier substrate)接合，而接线将每一芯片上的接触垫电性耦接至承载基底上的接触垫。另一种3D封装使用了叠层封装(packaging-on-packaging，PoP)或转接板技术来叠置芯片，以降低形状因素(form factor)。PoP通常包括一封装后的芯片，其放至于另一封装后的芯片，其中芯片通过焊料凸块(solder bump)而电性耦接。底下的芯片接着电性耦接至一封装基底。然而，PoP封装难以降低形状因素。另外，使用转接板的封装受限于基底上的引脚(pin)数量。
技术实现思路
为了解决现有技术的问题，在本专利技术一实施例中，一种半导体装置，包括一第一芯片；一第二芯片；一转接板，第一芯片电性耦接至转接板的一第一侧，而第二芯片电性耦接至转接板的一第二侧；以及一基底，基底电性耦接至转接板的第二侧，其中基底包括一凹口，且第二芯片位于凹口内。本专利技术另一实施例中，一种半导体装置，包括一转接板，具有多个接垫位于一第一侧及一第二侧上；一第一芯片通过第一多个导电凸块而贴附至位于转接板的第一侧上的接垫；一第二芯片通过第二多个导电凸块而贴附至位于转接板的第二侧上的接垫；以及一基底，基底通过第三多个导电凸块贴附至位于转接板的第二侧上的接垫，其中基底具有一凹口，而第二芯片位于凹口内。本专利技术又一实施例中，一种半导体装置的制造方法，包括提供一或多个第一芯片；提供一或多个第二芯片；提供一转接板，其具有多个接垫位于一第一侧及一第二侧上； 利用多个第一导电凸块将第一芯片贴附至位于转接板的第一侧上；利用多个第二导电凸块将第二芯片贴附至位于转接板的第二侧上；以及将转接板贴附至一基底，使至少一个第二芯片位于基底的一凹口内。本专利技术可使用较多数量的导电凸块，且可帮助第二芯片散热。 附图说明图Ia至图Id示出各个实施例的特征及特性。图2至图9示出根据一实施例的半导体装置制造方法中各个阶段的剖面示意图。图10示出不同实施例的热特征曲线关系图。图Ila及图lib示出具有与不具有转接板的叠置芯片中的应力特征比较。其中，附图标记说明如下102、202、1108 转接板；104 第一集成电路芯片；106 第一组导电凸块；108 第二集成电路芯片；110 第二组导电凸块；112、206、952、1104 基底；114、118、214 基底通孔电极；116 第三组导电凸块；120 导电球；122 重布局线；124,322,846 底胶材料；126 外模；208 介电层；210 内连线；212 接触垫；216 线；224、954 凹口；226 热接垫；228 导热接垫；230 热导孔；318、1102 第一芯片；320、740、844 导电凸块；424 承载基底；426 粘着材料；428 保护层；530 应力缓冲层；532 背侧重布局线；634 钝化保护层；636 凸块底层金属结构638 预焊料；842,1106 第二芯片；956 散热层；H 总高度。具体实施例方式以下说明本专利技术实施例的制作与使用。然而，可轻易了解本专利技术实施例提供许多合适的专利技术概念而可实施于广泛的各种特定背景。所揭示的特定实施例仅仅用于说明以特定方法制作及使用本专利技术，并非用以局限本专利技术的范围。请参照图la，其示出根据一实施例的一转接板102具有通过第一组导电凸块106 而贴附至转接板102的第一侧的第一集成电路芯片104以及通过第二组导电凸块110而贴附至转接板102的第二侧的第二集成电路芯片108。第一组导电凸块106及第二组导电凸块110可包括直径约5至50微米范围的微凸块(microbump)。转接板102进一步贴附至一基底112，该基底112可为封装基底、另一芯片/晶片、 印刷电路板、或高密度内连线等等。转接板102内的基底通孔电极(through-substrate via，TSV) 114提供第一集成电路芯片104与第二集成电路芯片108之间的电性连接以及通过第三组导电凸块116作为基底112与第一集成电路芯片104及/或第二集成电路芯片 108之间的电性连接。转接板102内的基底通孔电极(TSV) 118提供第三组导电凸块116与一组导电球120(其可连接至另一基底(未示出))之间的电性连接。基底112可为任何适当的基底，例如1/2/1层压基底或4层层压基底等等。重布局线(redistribution line,RDL)以线条122表示，其位于基底112内，而容许有不同的引脚(Pin)配置和较大的导电球120。基底112也包括一凹口(cavity) 224，使第二集成电路芯片108延伸进入形成于下方基底112内的凹口 224。凹口 2M导致第三组导电凸块116的尺寸小于使用没有凹口的基底的情形。这是因为第三组导电凸块116的尺寸不再需要大于第二集成电路芯片108 的厚度。需注意的是由于第三组导电凸块116的尺寸较小，因此可在相同尺寸的转接板102 情形下增加引脚数量。如此一来，可使整体封装变薄。第一集成电路芯片104及第二集成电路芯片108可为特定应用中的任何适当的集成电路芯片。举例来说，第一集成电路芯片104及第二集成电路芯片108其中之一为存储器芯片，例如DRAM、SRAM及/或NVRAM等等，而另一芯片可为逻辑电路。在一实施例中，例如本范例，第二集成电路芯片108可包括一 DRAM芯片，其厚度约100微米。第三组导电凸块116的厚度约80微米(约60微米塌陷)。若使用凹口的基底，第三组导电凸块116需要较大的尺寸，例如150微米，其塌陷后的厚度约120微米。较大的导电球120的直径约250 微米。因此，凹口 2M导致封装体的总高度H(从导电球120至第一集成电路芯片104的上表面)约0. 87毫米(mm)，而当使用无凹口的基底，总高度约0. 93毫米。凹口 224内可选择性填入热接垫2 或填洞材料。导热垫2 可为一顺应性材料，适于填入第二集成电路芯片108与基底112之间的空隙。热接垫2 可为导热材料本文档来自技高网...
【技术保护点】
１．一种半导体装置，包括：一第一芯片；一第二芯片；一转接板，该第一芯片电性耦接至该转接板的一第一侧，而该第二芯片电性耦接至该转接板的一第二侧；以及一基底，该基底电性耦接至该转接板的该第二侧，其中该基底包括一凹口，且该第二芯片位于该凹口内。
【技术特征摘要】
...
【专利技术属性】
技术研发人员：郑心圃，陈锦棠，侯上勇，史朝文，谢政杰，余振华，
申请(专利权)人：台湾积体电路制造股份有限公司，
类型：发明
国别省市：71
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