具有堆叠芯片的半导体封装及其制造方法技术

本发明专利技术公开了一种具有堆叠芯片的半导体封装及其制造方法。该半导体封装包括堆叠为具有台阶表面并具有设置在该台阶表面上的接合焊垫的至少两个半导体芯片。导电图案设置在台阶表面上并将半导体芯片的接合焊垫彼此电连接。绝缘构件形成在除台阶表面和导电图案之外的堆叠的半导体芯片的侧表面和上表面上。

【技术实现步骤摘要】

本专利技术涉及半导体封装，更具体地，涉及适于高速运行和高度集成的。
技术介绍
近来，能够在极短的时间段内存储并处理海量数据的半导体芯片和具有该半导体芯片的半导体封装已经经历并得到进一步的发展。为了用于增强数据存储容量且为了用于提高数据处理速度，最近提出了堆叠型半导体封装，在每个堆叠型半导体封装中多个半导体芯片堆叠在一起。为了制造这种堆叠型半导体封装，需要进行在基板上堆叠多个半导体芯片的工艺和将该多个堆叠的半导体芯片彼此电连接的工艺。然而，在堆叠的半导体芯片通过金属配线彼此电连接的情况下，会引起由于配线接合的特性而在实现微细节距方面具有限制的问题，并且因为多个半导体芯片需要单独地接合到基板，所以会减慢制造。特别是，在这样的堆叠型半导体封装中，为了避免堆叠的半导体芯片和金属配线电短路，半导体芯片之间需要保证预定的间隔。结果，增加了半导体封装的厚度。
技术实现思路
本专利技术的实施例针对适于高速运行和高度集成的。在本专利技术的一个实施例中，一种半导体封装包括堆叠为具有台阶表面并具有设置在该台阶表面上的接合焊垫的至少两个半导体芯片。导电图案可以设置在该台阶表面上， 以将该半导体芯片的相应的接合焊垫彼此电连接。绝缘构件形成在除台阶表面和导电图案之外的堆叠的半导体芯片的侧表面和上表面上。每个导电图案可以包括第一导电部分，形成在台阶表面上；第二导电部分，从形成在堆叠的半导体芯片当中位于最下方的半导体芯片上的第一导电部分延伸；以及第三导电部分，从第二导电部分垂直向上延伸至少到对应于堆叠的半导体芯片当中位于最上方的半导体芯片的上表面的高度。半导体封装还可以包括连接到第二导电部分的下表面或第三导电部分的上端的连接构件。连接构件可以包括焊料或凸块。导电图案可以形成为具有恒定厚度，以使得由邻接的台阶表面形成的角度基本彼此相同。导电图案可以具有从最上方的半导体芯片到最下方的半导体芯片逐渐增加的厚度。半导体封装还可以包括形成为覆盖台阶表面和导电图案的填充构件。半导体封装还可以包括支撑绝缘构件和堆叠的半导体芯片的基板。半导体封装还可以包括形成为密封包括绝缘构件和堆叠的半导体芯片的基板的上表面的包封构件，以及连接到基板的下表面的外部连接端子。半导体封装还可以包括形成在基板和最下方的半导体芯片之间的底填充构件。在本专利技术的另一个实施例中，一种半导体封装的制造方法包括将多个半导体芯片组附接到载体，每个半导体芯片组具有堆叠为具有台阶表面的至少两个半导体芯片，并且接合焊垫设置在台阶表面上。在包括半导体芯片组的载体上形成绝缘构件，且在围绕没有被绝缘构件覆盖的台阶表面和接合焊垫的区域中定义凹陷。导电图案可以形成为将半导体芯片的相应的接合焊垫彼此电连接。然后从具有导电图案和绝缘构件的半导体芯片组去除载体，且在由于去除载体而暴露的导电图案上形成连接构件。可以沿半导体芯片组之间的划线将绝缘构件锯切或采用其他方式分开。载体可以包括硅基板、石英基板、玻璃基板和绝缘带中任意一种。在形成导电图案和去除载体之间，该方法还可以包括在凹陷中形成填充构件。每个导电图案可以包括第一导电部分，形成在台阶表面上；第二导电部分，从形成在堆叠的半导体芯片当中位于最下方的半导体芯片上的第一导电部分延伸；以及第三导电部分，从第二导电部分垂直向上延伸至少到对应于堆叠的半导体芯片当中位于最上方的半导体芯片的上表面的高度。导电图案可以形成为具有恒定厚度，使得由邻接的台阶表面形成的角度彼此基本相同。形成导电图案的步骤可以包括在包括凹陷的绝缘构件上形成金属层；在金属层上形成掩模，以覆盖导电图案形成区域；去除金属层的从掩模露出的部分；以及去除掩模。导电图案可以形成为具有从最上方的半导体芯片到最下方的半导体芯片逐渐增加的厚度。在形成导电图案和去除载体之间，该方法还可以包括在导电图案和绝缘构件上形成附加绝缘构件。附图说明图1是根据本专利技术实施例的半导体封装的截面图。图2是图1所示的半导体封装的平面图。图3是示出图1所示的半导体封装的截面图。图4是示出根据本专利技术另一实施例的半导体封装的截面图。图5是图4所示的半导体封装的平面图。图6是示出根据本专利技术另一实施例的半导体封装的截面图。图7A至7C是依次示出根据本专利技术另一实施例的制造半导体封装的方法中各工艺的平面图。图8A至8E是依次示出根据本专利技术另一实施例的制造半导体封装的方法中各工艺的截面图。具体实施方式在本专利技术中，当半导体芯片之间的电连接路径被最小化时，可以制造适于高速运行的半导体封装。而且，在本专利技术中，由于堆叠的半导体芯片之间的电连接使用通过晶片级的镀覆工艺形成的镀覆图案(Plated pattern)形成，所以可以改善电连接的可靠性，并且可以提高半导体芯片的封装速度。在下文中，将参照附图详细描述本专利技术的具体实施例。这里应该了解的是，附图不一定是按比例绘制的，并且在某些情况下某些部分可以被夸大以更清楚地描绘专利技术的特定特征。图1是示出根据本专利技术实施例的半导体封装的截面图，图2是图1所示的半导体封装的平面图，而图3是示出图1所示的半导体封装的截面图。参照图1和2，根据本专利技术实施例的半导体封装100包括至少两个半导体芯片 120、导电图案130、绝缘构件140和连接构件150。另外，半导体封装100还可以包括填充构件160。半导体芯片120被堆叠为使得它们具有台阶表面S。各接合焊垫122分别设置在台阶表面S上。接合焊垫122可以邻近于相应的半导体芯片120的上表面的边缘设置，或者可以沿相应的半导体芯片120的中心部分设置。虽然在图中没有示出，但在接合焊垫122 沿相应的半导体芯片120的中心部分设置的情况下，可以进行将设置在中心部分的接合焊垫122再分布到相应的半导体芯片120的周边的再分布工艺。导电图案130沿半导体芯片120的台阶表面S设置并且将接合焊垫122彼此电连接。导电图案130可以通过使用例如铜的镀覆工艺形成金属层(未示出)并且通过选择性蚀刻该金属层来形成。当从上面看时，导电图案130可以具有直线形状。每个导电图案130具有第一导电部分130a、第二导电部分130b和第三导电部分 130c，第一导电部分130a形成在台阶表面S上，第二导电部分130b从形成在堆叠的半导体芯片120当中位于最下方的半导体芯片120上的第一导电部分130a向侧面延伸，而第三导电图案130c从第二导电部分130b垂直向上延伸至少到对应于堆叠的半导体芯片120当中位于最上方的半导体芯片120的上表面的高度。第三导电部分130c具有连接到第二导电部分130b的一端和背离该一端的另一端。第三导电部分130c的该另一端可以形成为具有与最上方的半导体芯片120的上表面的高度相对应的高度。具体地，导电图案130可以形成为具有恒定的厚度，使得由邻接的台阶表面S形成的角是相似的。由邻接的台阶表面S形成的各个角可以是直角。绝缘构件140形成为密封各半导体芯片120的侧表面和最上方的半导体芯片120 的上表面，而没有密封台阶表面S和导电图案130。绝缘构件140可以定义暴露台阶表面S 和导电图案130的凹陷142。绝缘构件140可以由诸如聚酰亚胺、硅氧化物和/或硅氮化物的绝缘材料形成。一些连接构件150在导电图案130的第二导电部分130b的下表面连接到导电图案130。连接构件150可以本文档来自技高网...

【技术保护点】
１．一种半导体封装，包括：至少两个半导体芯片，堆叠为具有台阶表面并具有设置在所述台阶表面上的接合焊垫；导电图案，设置在所述台阶表面上并将所述半导体芯片的相应的接合焊垫彼此电连接；以及绝缘构件，形成在除所述台阶表面和所述导电图案之外的堆叠的所述半导体芯片的侧表面和上表面上。

【技术特征摘要】
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【专利技术属性】
技术研发人员：徐敏硕，
申请(专利权)人：海力士半导体有限公司，
类型：发明
国别省市：KR