半导体芯片模块和包括该半导体芯片模块的半导体封装件制造技术

半导体芯片模块和包括该半导体芯片模块的半导体封装件。该模块包括芯片单元，包括第一和第二半导体芯片且具有第一表面，第一和第二半导体芯片在单体上形成为在第一方向上与介于其间的划线区域相邻，第一和第二半导体芯片的接合焊盘位于第一表面上；重分配线，形成在第一表面上，具有分别与接合焊盘电联接的一组端部，且在与第一方向倾斜的方向上向划线区域延伸；及重分配焊盘，设置在第一表面上，且与重分配线的另一组端部电联接。重分配焊盘包括：共享重分配焊盘，共同与和第一半导体芯片的接合焊盘电联接的重分配线及和第二半导体芯片的接合焊盘电联接的重分配线电联接；及单独重分配焊盘，各自与未与共享重分配焊盘电联接的重分配线电联接。

Semiconductor chip module and semiconductor package including the same

Semiconductor chip module and semiconductor package including the same. The module includes a chip unit comprises a first and a second semiconductor chip and has a first surface, a first and a second semiconductor chip in a single body shape as a scribe area adjacent in a first direction and positioned between the first and second semiconductor chips, bonding pad is positioned on the first surface; weight distribution, formed on the first surface. Has a group of bonding pads respectively and electrically connected end, and extends to the crossed region in the tilt and the first direction; and redistribution pads are arranged on the first surface, and the other group into the wiring end of electrical connection. The redistribution pad includes a shared redistribution pad bonding pad is electrically bonding pads are electrically connected into electrical connection wiring heavy weight and wiring and the second semiconductor chip connection points in common with the first semiconductor chip; and separate redistribution pads, each with and without sharing and redistribution of electrical connection pads the different wiring of electrical connection.

【技术实现步骤摘要】

各种实施方式总体上涉及一种半导体技术，且更具体地，涉及一种半导体芯片模块和包括该半导体芯片模块的半导体封装件。
技术介绍
在半导体装置中出现的故障模式存在各种类型。由电现象引起的故障模式包括电气过载(EOS)和静电释放(ESD)。ESD现象指的是随着静电流动而发生的现象。由ESD现象引起的静电流可能被施加到半导体装置中的二极管或晶体管，并破坏这些元件的功能。也就是说，由静电引发的高电流被施加到二极管的PN结之间并导致结穿刺(junctionspike)，或者损坏晶体管的栅极介电层并且使栅极、漏极和源极短路，由此使元件的可靠性显著下降。根据静电产生的原因，ESD现象被分类成人体模型(HBM)、机器模型(MM)和带电装置模型(CDM)。HBM表示在带电人体内产生的静电通过半导体装置中的元件被瞬间放电并且损坏该元件的现象。MM表示在带电机器内产生的静电通过半导体装置中的元件被瞬间放电并且损坏该元件的现象。CDM表示在制造半导体装置的过程中在半导体装置内累积的静电通过与外部导体接地被瞬间放电并且损坏该半导体装置中的元件的现象。在CDM中，因为半导体装置自身被该半导体装置中带电的电荷损坏，所以CDM对产品的可靠性施加有重大影响。因此，半导体装置制造商不断努力通过充放电建模来测量CDM特性，并由此确保由客户所要求的CDM特性级别。
技术实现思路
在一种实施方式中，一种半导体芯片模块可以包括芯片单元，所述芯片单元包括第一半导体芯片和第二半导体芯片，并且具有第一表面和背离所述第一表面的第二表面，所述第一半导体芯片和所述第二半导体芯片在单一体上被形成为在第一方向上与<br>介于所述第一半导体芯片与所述第二半导体芯片之间的划线区域相邻，所述第一半导体芯片和所述第二半导体芯片的接合焊盘位于所述第一表面上。所述半导体芯片模块还包括多条重分配线，所述多条重分配线被形成在所述第一表面上，具有分别与所述第一半导体芯片和所述第二半导体芯片的所述接合焊盘电联接的一组端部，并且在与所述第一方向倾斜的方向上朝向所述划线区域延伸。所述半导体芯片模块还包括多个重分配焊盘，所述多个重分配焊盘被设置在所述第一表面上，并且与所述重分配线的背离所述一组端部的另一组端部电联接。所述重分配焊盘包括：一个或更多个共享重分配焊盘，所述一个或更多个共享重分配焊盘共同地与和所述第一半导体芯片的所述接合焊盘电联接的一条或更多条所述重分配线以及和所述第二半导体芯片的所述接合焊盘电联接的一条或更多条所述重分配线电联接；以及多个单独的重分配焊盘，所述多个单独的重分配焊盘各自与未与所述共享重分配焊盘电联接的所述重分配线电联接。在一种实施方式中，一种半导体封装件可以包括基板，所述基板包括顶表面、底表面、穿过所述顶表面和所述底表面的开口和形成在所述底表面上的联接焊盘。所述半导体封装件还可以包括半导体芯片模块，所述半导体芯片模块包括：芯片单元，所述芯片单元包括第一半导体芯片和第二半导体芯片，并且具有第一表面和背离所述第一表面的第二表面，所述第一半导体芯片和所述第二半导体芯片在单一体上被形成为在第一方向上与介于所述第一半导体芯片与所述第二半导体芯片之间的划线区域相邻，所述第一半导体芯片和所述第二半导体芯片的接合焊盘位于所述第一表面上；多条重分配线，所述多条重分配线被形成在所述第一表面上，具有分别与所述第一半导体芯片和所述第二半导体芯片的所述接合焊盘电联接的一组端部，并且在与所述第一方向倾斜的方向上朝向所述划线区域延伸；以及多个重分配焊盘，所述多个重分配焊盘被设置在所述第一表面上，并且与所述重分配线的背离所述一组端部的另一组端部电联接，所述半导体芯片模块被设置在所述基板上，使得所述重分配焊盘通过所述开口被暴露。所述半导体封装件还可以包括导电联接构件，所述导电联接构件通过所述开口将所述重分配焊盘与所述联接焊盘电联接。所述重分配焊盘可以包括：一个或更多个共享重分配焊盘，所述一个或更多个共享重分配焊盘共同地与和所述第一半导体芯片的所述接合焊盘电联接的一条或更多条所述重分配线以及和所述第二半导体芯片的所述接合焊盘电联接的一条或更多条所述重分配线电联接。所述重分配焊盘还可以包括多个单独的重分配焊盘，所述多个单独的重分配焊盘各自与未与所述共享重分配焊盘电联接的所述重分配线电联接。附图说明图1是示出根据一种实施方式的半导体芯片模块的示例的表示的顶视图。图2是沿着图1的线A-A’截取的截面图。图3是示出图2的集成电路的顶视图。图4是示出图3的子库(subbank)和列解码器的框图。图5是示出图4的感测放大器的电路配置的示图。图6是示出包括在图1的芯片单元中的信号线的顶视图。图7是示出按照交叠方式的信号线和重分配线的顶视图。图8是示出根据一种实施方式的半导体封装件的示例的表示的顶视图。图9是沿着图8的线B-B’截取的截面图。图10是示出包括根据一种实施方式的半导体封装件的电子系统的示例的表示的框图。图11是示出包括根据一种实施方式的半导体封装件的存储卡的示例的表示的框图。具体实施方式下文中，以下将通过实施方式的各种示例参照附图来描述半导体芯片模块和包括该半导体芯片模块的半导体封装件。参照图1和图2，根据一种实施方式的半导体芯片模块10可以包括芯片单元100以及在芯片单元100上形成的多条重分配线200和多个重分配焊盘310和320。芯片单元100可以通过利用半导体制造技术在半导体晶片上形成多个半导体芯片来限定，使得多个半导体芯片在第一方向FD和第二方向SD上相邻地被设置在划线区域SL的两侧上。芯片单元100也可以通过锯切半导体晶片来限定，使得多个半导体芯片以两个半导体芯片为单位被个体化，这两个半导体芯片在第一方向FD上相邻地被设置在划线区域SL的两侧上。在以下描述中，为便于说明起见，包括在芯片单元100中的两个半导体芯片C1和C2将被限定为第一半导体芯片C1和第二半导体芯片C2。第一方向FD可以是列方向，即，位线方向。另外，第二方向SD可以是行方向，即，字线方向。芯片单元100可以包括划线区域SL。另外，第一半导体芯片C1和第二半导体芯片C2在第一方向FD上彼此相邻地被形成，且它们之间介有划线区域SL。因此，芯片单元100可以是包括第一半导体芯片C1、第二半导体芯片C2和划线区域SL的单体。包括在芯片单元100中的第一半导体芯片C1和第二半导体芯片C2可以具有大致相同的结构。芯片单元100可以具有第一表面101和背离第一表面101的第二表面102。包括在芯片单元100中的第一半导体芯片C1和第二半导体芯片C2中的每一个可以具有多个暴露在第一表面101上的接合焊盘111和112。接合焊盘111和112可以在与第一方向FD垂直的第二方向SD上沿着第一半导体芯片C1和第二半导体芯片C2中的每一个的第一表面101的中心部分被布置。换句话说，第一半导体芯片C1和第二半导体芯片C2中的每一个可以是中心焊盘型芯片。第一半导体芯片C1和第二半导体芯片C2中的每一个也可以是边缘焊盘型芯片，在该边缘焊盘型芯片中，接合焊盘邻近并沿着第一半导体芯片C1和第二半导体芯片C2中的每一个的第一表面101的边缘被布置。另外，虽然在一种实施方式中示出了接合焊盘111和112被形成在本文档来自技高网...

【技术保护点】
一种半导体芯片模块，该半导体芯片模块包括：芯片单元，所述芯片单元包括第一半导体芯片和第二半导体芯片，并且具有第一表面和背离所述第一表面的第二表面，所述第一半导体芯片和所述第二半导体芯片在单一体上被形成为在第一方向上与介于所述第一半导体芯片与所述第二半导体芯片之间的划线区域相邻，所述第一半导体芯片和所述第二半导体芯片的接合焊盘位于所述第一表面上；多条重分配线，所述多条重分配线被形成在所述第一表面上，具有分别与所述第一半导体芯片和所述第二半导体芯片的所述接合焊盘电联接的一组端部，并且在与所述第一方向倾斜的方向上朝向所述划线区域延伸；以及多个重分配焊盘，所述多个重分配焊盘被设置在所述第一表面上，并且与所述重分配线的背离所述一组端部的另一组端部电联接，所述重分配焊盘包括：一个或更多个共享重分配焊盘，所述一个或更多个共享重分配焊盘共同地与和所述第一半导体芯片的所述接合焊盘电联接的一条或更多条所述重分配线以及和所述第二半导体芯片的所述接合焊盘电联接的一条或更多条所述重分配线电联接；以及多个单独的重分配焊盘，所述多个单独的重分配焊盘各自与未与所述共享重分配焊盘电联接的所述重分配线电联接。

【技术特征摘要】
2015.10.19 KR 10-2015-01452531.一种半导体芯片模块，该半导体芯片模块包括：芯片单元，所述芯片单元包括第一半导体芯片和第二半导体芯片，并且具有第一表面和背离所述第一表面的第二表面，所述第一半导体芯片和所述第二半导体芯片在单一体上被形成为在第一方向上与介于所述第一半导体芯片与所述第二半导体芯片之间的划线区域相邻，所述第一半导体芯片和所述第二半导体芯片的接合焊盘位于所述第一表面上；多条重分配线，所述多条重分配线被形成在所述第一表面上，具有分别与所述第一半导体芯片和所述第二半导体芯片的所述接合焊盘电联接的一组端部，并且在与所述第一方向倾斜的方向上朝向所述划线区域延伸；以及多个重分配焊盘，所述多个重分配焊盘被设置在所述第一表面上，并且与所述重分配线的背离所述一组端部的另一组端部电联接，所述重分配焊盘包括：一个或更多个共享重分配焊盘，所述一个或更多个共享重分配焊盘共同地与和所述第一半导体芯片的所述接合焊盘电联接的一条或更多条所述重分配线以及和所述第二半导体芯片的所述接合焊盘电联接的一条或更多条所述重分配线电联接；以及多个单独的重分配焊盘，所述多个单独的重分配焊盘各自与未与所述共享重分配焊盘电联接的所述重分配线电联接。2.根据权利要求1所述的半导体芯片模块，其中，所述第一半导体芯片和所述第二半导体芯片中的每一个包括在所述第一方向上延伸的多条信号线。3.根据权利要求2所述的半导体芯片模块，其中，所述信号线具有预定宽度和预定间隔，并且被布置在与所述第一方向垂直的第二方向上。4.根据权利要求2所述的半导体芯片模块，其中，所述信号线中的至少一条与所述重分配线中的至少一条彼此交叉，并且所述信号线与所述重分配线仅在所述信号线与所述重分配线彼此交叉的交叉点处彼此交叠。5.根据权利要求4所述的半导体芯片模块，其中，所述交叉点指示所述重分配线与所述多条信号线彼此交叉的地方。6.根据权利要求2所述的半导体芯片模块，其中，所述芯片单元包括：基底基板；集成电路，所述集成电路分别被限定在所述基底基板的所述第一半导体芯片和所述第二半导体芯片中；以及互连结构，所述互连结构被形成在所述基底基板和所述集成电路上，并且具有包括设置有所述信号线的布线层的一个或更多个布线层。7.根据权利要求6所述的半导体芯片模块，其中，所述互连结构包括两个或更多个布线层，并且所述信号线被设置在所述两个或更多个布线层的最上布线层中。8.根据权利要求6所述的半导体芯片模块，其中，所述互连结构包括两个或更多个布线层，并且所述信号线通过被分配在所述两个或更多个布线层中而被设置。9.根据权利要求6所述的半导体芯片模块，其中，每个所述集成电路包括：存储单元阵列，所述存储单元阵列包括在所述第一方向上延伸的位线、在与所述第一方向垂直的第二方向上延伸的字线和被设置在所述位线与所述字线的交叉处的多个存储单元；以及列解码器，所述列解码器被配置为生成用于控制对所述位线的选择的列选择信号。10.根据权利要求9所述的半导体芯片模块，其中，所述存储单元阵列和所述列解码器被布置在所述第一方向上。11.根据权利要求9所述的半导体芯片模块，其中，所述存储单元阵列还包括在所述位线与本地输入/输出线之间电联接的列选择晶体管，所述存储单元阵列响应于所述列选择信号来选择所述位线，并且将所选择的位线与所述本地输入/输出线电联接。12.根据权利要求11所述的半导体芯片模块，其中，所述信号线包括用于将由所述列解码器生成的所述列选择信号传送至所述列选择晶体管的列选择线。13.根据权利要求11所述的半导体芯片模块，其中，所述信号线包括所述本地输入/输出线。14.根据权利要求1所述的半导体芯片模块，其中，所述第一半导体芯片和所述第二半导体芯片的所述接合焊盘包括：第一接合焊盘，所述第一接合焊盘通过所述重分配线与所述单独的重分配焊盘电
\t联接；以及第二接合焊盘，所述第二接合焊盘通过所述重分配线与所述共享重分配焊盘电联接。15.根据权利要求14所述的半导体芯片模块，其中，所述第一接合焊盘包括用于向外部源或外部装置输出信号的一个或更多个输出焊盘和用于输入芯片选择信号、时钟使能信号、测试信号和片上终止信号的输入焊盘。16.根据权利要求14所述的半导体芯片模块，其中，所述第二接合焊盘包括用于输入库地址信号、时钟信号、地址命令信号、列地址选通信号、行地址选通信号、接地电压和供电电压的一个或更多个输入焊盘。17.根据权利要求1所述的半导体芯片模块，其中，所述重分配焊盘在与所述第一方向垂直的第二方向上邻近所述第一半导体芯片和所述第二半导体芯片的与所述划线区域相邻的边缘并且沿着所述边缘布置。18.根据权利要求1所述的半导体芯片模块，其中，所述重分配线被设置在单个层中。19.根据权利要求1所述的半导体芯片模块，其中，所述接合焊盘的数量大于所述重分配焊盘的数量。20.一种半导体封装件，该半导体封装件包括：基板，所述基板包括顶表面、底表面、穿过所述顶表面和所述底表面的开口和形成在所述底表面上的联接焊盘；半导体芯片模块，所述半导体芯片模块包括：芯片单元，所...

【专利技术属性】
技术研发人员：徐铉哲，金俊植，
申请(专利权)人：爱思开海力士有限公司，
类型：发明
国别省市：韩国;KR