半导体元件的形成方法技术

本发明专利技术提供在半导体元件的制造过程中移除硬掩模的方法，该方法包括如下步骤：于基底上的结构之上形成保护层，例如为底部抗反射涂层或其他介电层，并沿着结构的侧边形成间隙壁。在一实施例中，这些结构为栅极电极，具有硬掩模形成于其上，以及间隙壁沿着栅极电极的侧边形成。在保护层之上形成光致抗蚀剂层，且光致抗蚀剂层可以被图案化，以移除在部分保护层上的光致抗蚀剂层的一部分，之后进行回蚀工艺，使得邻接间隙壁的保护层残留以保护间隙壁，然后当保护层保护间隙壁时移除硬掩模。本发明专利技术有利于形成的元件的操作。

【技术实现步骤摘要】

本专利技术涉及一种半导体元件，尤其涉及一种在半导体元件的形成期间，硬掩模的移除。
技术介绍
一些半导体元件，例如晶体管，其包含一层或多层的结构覆盖在介电层上，例如晶体管通常可借由沉积介电层，以及形成一层或多层的栅极层在介电层之上而形成。硬掩模层形成于一层或多层的栅极层上，之后，硬掩模层以及一层或多层的栅极层会被图案化，形成栅极结构。在栅极结构的相反侧注入离子而形成源极/漏极区，为了在源极/漏极区产生各种掺杂轮廓，屡次地使用间隙壁。借由顺应性地沉积介电层，以及各向异性蚀刻工艺的进行，可沿着栅极结构的侧边形成间隙壁，因此，当沿着栅极结构的侧边留下间隙壁时，会从基底的平坦区移除介电层。间隙壁存在于其他物体之间，可保护位于栅极层底下的介电层。在栅极结构形成之后，硬掩模层通常被移除，为了移除硬掩模层，在栅极结构上形成光致抗蚀剂层，并且当光致抗蚀剂层的残留部分保护间隙壁、隔绝区(例如浅沟槽隔绝区、场氧化区或类似的区)以及源极/漏极区时，进行回蚀工艺以暴露出硬掩模层，一旦硬掩模层暴露出来，就会被蚀刻攻击。然而，在回蚀工艺期间，沿着栅极结构侧边的光致抗蚀剂材料可能会被凹陷过深， 因此当移除硬掩模层时，一部分的介电层可能会被暴露出来并受损，而对于形成的元件的操作造成不利的影响。
技术实现思路
在此所揭示的实施例提供一种移除硬掩模的方法，其通常可以降低、解决或防止上述问题或其他问题的发生，并且通常可达到技术上的优点。在一实施例中，提供移除掩模层的方法，例如在栅极电极上的掩模。在此实施例中，栅极电极覆盖于栅极介电层上，并且掩模覆盖于栅极电极上，间隙壁可沿着栅极电极的侧边形成。保护层例如为底部抗反射涂层或其他介电层，在栅极电极之上形成，光致抗蚀剂层在保护层之上形成，并且光致抗蚀剂层可以被图案化，以移除在部分的保护层之上的光致抗蚀剂层的一部分。之后，进行回蚀工艺，使得邻接间隙壁的保护层残留，其大抵上保护栅极介电层以及/或间隙壁。然后，当光致抗蚀剂层的残留部分保护间隙壁以及/或栅极介电层时，将掩模层移除。在此所揭示的移除硬掩模的方法，其能够移除硬掩模且不会对形成的元件的操作造成不利的影响。为了让本专利技术的上述目的、特征、及优点能更明显易懂，以下配合附图，作详细说明如下附图说明图1至图4显示依据一实施例，在半导体元件的制造过程中，移除掩模层的各工艺步骤。其中，附图标记说明如下102 基底；110 栅极绝缘层；112 栅极电极；114 硬掩模；120、122、124、 126 晶体管；132 间隙壁；201 位于晶体管1 上方的区域；202 保护层；204 光致抗蚀剂层。具体实施例方式以下详述各实施例的制造与使用，然而，可以理解的是，这些实施例提供许多可实施的专利技术概念，其可以应用在各种不同的特定背景中，在此所讨论的特定实施例仅用于说明这些实施例的制造与使用的特定方式，并非用以限定揭示的范围。在此所描述的实施例涉及掩模层与光致抗蚀剂掩模的结合使用，以达到移除硬掩模的目的。如下所述，在此所揭示的实施例是关于当侧壁间隙壁受到保护时，场效应晶体管的栅极电极上方的硬掩模的移除。然而，在其他情况下也可以使用其他实施例。例如，其他实施例可以用在关于鳍式场效应晶体管(Fin field-effect transistor ；FinFET)、电阻器、熔线元件、电容器或其他任何结构上，当移除一层或多层时，用以保护一表面。在说明书全部的示意图以及实施例中，使用相似的标号来标示相似的元件。图1至图4显示依据一实施例，半导体元件的制造方法的实施例。首先参阅图1， 依据一实施例，基底102的一部分具有晶体管120-1 形成于其上，基底102可包括巨块硅 (bulk silicon)基底，掺杂或未掺杂的基底。在其他实施例中，基底102可以是半导体覆盖绝缘层(semiconductor-on-insulator ；S0I)基底的有源层(active layer),—般而言， SOI基底包括一层半导体材料，例如硅，形成于绝缘层上。绝缘层可以是埋藏氧化层(buried oxide ；BOX)或氧化硅(silicon oxide)层。在基底上提供绝缘层，基底通常为硅或玻璃基底，其他的基底例如多层或梯度渐变(gradient)的基底也可以使用。如图1所示，本领域技术人员当可了解，晶体管120-1 可具有不同的尺寸，其取决于半导体元件所想要的目的与操作特性。例如，当其他晶体管120、122及IM相对于晶体管126的栅极长度具有较小的栅极长度，例如约MOnm或更小的栅极长度时，晶体管126 可具有相对大的栅极长度，例如约SOOnm的栅极长度。此外，其他的尺寸也可以使用。在图1的实施例中，每个晶体管120-1 包括例如栅极绝缘层110、栅极电极112以及硬掩模114。栅极绝缘层110可以是高介电常数介电材料，例如氮氧化硅 (silicon oxynitride)、氮化硅(silicon nitride)、氧化物(oxide)、含氮的氧化物 (nitrogen-containing oxide)、前述的组合或类似的材料。栅极绝缘层110可具有例如大于约4的相对电容率(relative permittivity)，此材料的其他例子包含氧化铝(aluminum oxide)、氧化镧(lanthanum oxide)、氧化給(hafnium oxide)、氧化错(zirconium oxide)、 氮氧化铪(hafnium oxynitride)或前述的组合。在一些实施例中，栅极绝缘层110可以是复合层，例如一层高介电常数介电材料与一层氧化层的组合。栅极绝缘层110可借由任何合适的工艺形成，例如湿式或干式热氧化工艺，栅极绝缘层110的厚度例如可约为IOA至约iooAc栅极电极112可包括导电材料，例如金属(如钽(tantalum)、钛(titanium)、 销(molybdenum)、鹤(tungsten)、钼(platinum)、招(aluminum)、,合(hafnium)或钌 (ruthenium))、金属硅化物(如硅化钛(titanium silicide)、硅化钴(cobaltsilicide)、 硅化镍(nickel silicide)或硅化钽(tantalum silicide))、掺杂的多晶硅、其他导电材料或前述的组合。在一实施例中，可先沉积非晶硅然后再结晶，以产生多晶硅。在一实施例中，栅极电极112为多晶硅，可借由热沉积工艺沉积掺杂或未掺杂的多晶硅而形成栅极电极112，其厚度范围可约为200 A至约1000A。硬掩模114可包括任何合适的材料，其在后续工艺期间保护位于下方的栅极电极 112。在一实施例中，硬掩模114包括氧化物或氮化物，例如氧化硅(silicon oxide)、氮氧化硅(silicon oxynitride)、氮化硅(silicon nitride)或类似的材料，可经由低压化学气相沉积(LPCVD)步骤或等离子体增强型化学气相沉积(PECVD)步骤沉积而成，其厚度范围可约为200 A至约1400人。另外，也可以使用多层的硬掩模，例如二氧化硅与氮化硅的多层结构。再者，也可以使用其他的材料，例如金属、金属氮化物、金属氧化物或类似的材料，并且也可使用其本文档来自技高网...

【技术保护点】
１．一种半导体元件的形成方法，包括：提供一基底；形成一栅极介电层在该基底上，以及一栅极电极在该栅极介电层之上；形成一掩模层在该栅极电极之上；形成一保护层在该基底与该掩模层之上；形成一光致抗蚀剂层在该保护层之上；移除该光致抗蚀剂层与该保护层的一部分，借此暴露出该掩模层，在该移除步骤之后，该保护层残留在该栅极电极的侧壁上；在移除该光致抗蚀剂层与该保护层的该部分之后，移除该掩模层；以及移除该保护层残留的部分。

【技术特征摘要】
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【专利技术属性】
技术研发人员：王胜雄，杨复凯，彭远清，洪继正，
申请(专利权)人：台湾积体电路制造股份有限公司，
类型：发明
国别省市：71