抗单粒子翻转高速低功耗锁存器制造技术

本发明专利技术适用于半导体器件领域，提供了一种抗单粒子翻转高速低功耗锁存器，锁存器包括相交叉耦合的第一锁存器单元和第二锁存器单元，其中第一锁存器单元的时钟信号与第二锁存器单元的时钟信号互为反相，第一锁存器单元的数据信号与第二锁存器单元的数据信号互为反相；当第一锁存器单元敏感点的存储数值翻转时，由第二锁存单元通过反馈将第一锁存器单元敏感点的存储数值恢复，当第二锁存器单元敏感点的存储数值翻转时，由第一锁存单元通过反馈将第二锁存器单元敏感点的存储数值恢复。本发明专利技术所提供的抗单粒子翻转高速低功耗锁存器在普通工艺条件下，引入冗余存储节点，在一个节点翻转时可以通过反馈从其他节点恢复该节点的电压。

【技术实现步骤摘要】

本专利技术属于半导体器件领域，尤其涉及一种抗单粒子翻转高速低功耗锁存器。
技术介绍
随着航天技术的飞速发展，用于航天领域电子控制系统的半导体器件越来越多。 在外太空，有由多种射线和单个重离子组成的宇宙射线，这些宇宙射线会对由常规半导体 器件组成的电子控制系统造成损害，使航天器在外太空飞行中，因半导体器件受宇宙射线 干扰、损害使其失效甚至坠毁。而作为这些电子控制系统的基本指令存储器件，其抗辐照能 力尤为重要。因为该器件里数据一旦出错，将直接导致整个系统失效。图1是没有加固的 锁存器电路图，其中PMOS管P;35、PMOS管P36的尺寸小于匪OS管N33、NM0S管NiM的尺寸， 当电路功能为存储0时，其单粒子翻转敏感点为B，如果B受单粒子影响由原来高电位1翻 转成0，PMOS管P35管开启，A点电位拉高成1，整个单元存储数据错误，该单元被单粒子打 翻。单粒子翻转是辐射环境下集成电路最常见的可靠性问题之一，它会导致存储单元 中的数据损坏，为解决以上问题，我们通常都会对存储结构进行加固。目前常见的加固手段 有以下几种①工艺加固。SOI工艺加固可以有效地减小重离子轨迹上的电荷收集，达到加固目 的。并且这种工艺的器件基本上都采用无边缘器件结构，源漏之间没有漏电通道，可以降低 静态功耗。但是SOI工艺成本高，可选择的工艺线少，集成度通常落后商用工艺3代，并且 在国内SOI工艺线还不成熟。SOI工艺加固是未来主要发展的方向，如果能够解决它的成本 问题，能够将工艺偏差减小到合理的程度，能够将集成度发展赶上商用工艺，那工艺加固将 是抗单粒子效应设计的首选。②电阻加固。电阻加固可以利用普通的商用工艺达到加固效果，但需要增加一层 专门的掩膜层来制作多晶硅电阻，而且电阻加固会明显降低存储单元的写入速度，它仅适 用于低速设计中。随着我国航天技术的快速发展，要求我们在可接受的成本下，用尽可能少 的晶体管，达到抗单粒子效应，并且使芯片静态功耗尽可能小，翻转恢复时间尽可能短，读 写速度尽可能快，能够随工艺尺寸共同发展。③设计加固。设计加固是最合适的选择，随着半导体技术的发展，目前有三种常用 的加固结构能够在不同层次抵抗单粒子翻转。它们分别是1988年Rockett提出的加固结 构、1992年Liu等人提出的加固结构、2005年Haddad等人提出的加固结构。在相同条件下， Rockett的结构静态电流大，；Liu的结构管子数量较多，连接关系较复杂，面积要求较大； Haddad的结构敏感点多，容易翻转，不容易恢复。总之，目前的抗辐照常用方案中，工艺加固可以有效的减小单粒子轨迹上的电荷 收集，但工艺成本高昂，可选择的工艺线少，集成度通常落后商用工艺；电阻加固方案可以 利用普通的商用工艺，但是需要增加一层专门的掩膜层来制作多晶硅电阻，更重要的是，电 阻加固会明显降低存储单元的写入速度；设计加固方案中有的翻转不容易恢复或翻转恢复时间长，有的面积要求大，有的静态电流大。
技术实现思路
本专利技术所要解决的技术问题在于提供一种抗单粒子翻转高速低功耗锁存器，旨在 能够满足抗单粒子翻转指标的同时保持较快的读写速度，较少的晶体管数量，较快的翻转 恢复时间，较低的功耗，可以使用成本较低的商用工艺线，并且可以随工艺尺寸缩减。本专利技术是这样实现的，一种抗单粒子翻转高速低功耗锁存器，所述锁存器包括相 交叉耦合的第一锁存器单元和第二锁存器单元，其中第一锁存器单元的时钟信号与第二锁 存器单元的时钟信号互为反相，第一锁存器单元的数据信号与第二锁存器单元的数据信号 互为反相；当所述第一锁存器单元敏感点的存储数值翻转时，由所述第二锁存单元通过反馈 将所述第一锁存器单元敏感点的存储数值恢复，当所述第二锁存器单元敏感点的存储数值 翻转时，由所述第一锁存单元通过反馈将所述第二锁存器单元敏感点的存储数值恢复。本专利技术所提供的抗单粒子翻转高速低功耗锁存器在普通工艺条件下，引入冗余存 储节点，一个锁存器单元翻转时可以通过反馈从另一锁存器单元点恢复该锁存器单元的电 压，无需使用电阻加固手段，从而在满足抗单粒子翻转指标的同时保持较快的读写速度，并 且较少的晶体管数量有助于工艺尺寸的缩减，可以使用成本较低的商用工艺线，同时锁存 器的静态电流和功耗较小，保证了较快的翻转恢复时间。附图说明图1是现有技术提供的没有加固的锁存器的电路原理图；图2是本专利技术实施例提供的采用设计加固的锁存器的电路原理图。具体实施例方式为了使本专利技术的目的、技术方案及优点更加清楚明白，以下结合附图及实施例，对 本专利技术进行进一步详细说明。应当理解，此处所描述的具体实施例仅仅用以解释本专利技术，并 不用于限定本专利技术。本专利技术实施例中，在普通工艺条件下，在锁存器中引入冗余存储节点，在一个节点 翻转时可以通过反馈从其他节点恢复该节点的电压。图2示出了本专利技术实施例提供的采用设计加固的锁存器的电路原理。请参照图2， 该锁存器包括相交叉耦合的第一锁存器单元和第二锁存器单元，其中第一锁存器单元的时 钟信号与第二锁存器单元的时钟信号互为反相，第一锁存器单元的数据信号与第二锁存器 单元的数据信号互为反相。当第一锁存器单元敏感点的存储数值翻转时，由第二锁存单元 通过反馈将第一锁存器单元敏感点的存储数值恢复，当第二锁存器单元敏感点的存储数值 翻转时，由第一锁存单元通过反馈将第二锁存器单元敏感点的存储数值恢复。由于一个锁存器单元翻转时可以通过反馈从另一锁存器单元点恢复该锁存器单 元的电压，无需使用电阻加固手段，从而在满足抗单粒子翻转指标的同时保持较快的读写 速度，并且较少的晶体管数量有助于工艺尺寸的缩减，可以使用成本较低的商用工艺线，同 时锁存器的静态电流和功耗较小，保证了较快的翻转恢复时间。如图2所示，第一锁存器单元包括匪OS管Ni、匪OS管N2、匪OS管N3、匪OS管N4、 PMOS管Pl、PMOS管P2，第二锁存器单元包括PMOS管P3、PMOS管P4、PMOS管P5、PMOS管 P6、匪OS管N5、PMOS管N6，其中，匪OS管N3、匪OS管N4、匪OS管N5、匪OS管N6的源极分 别连接锁存器的第一输出端QB、第二输出端QB_、第三输出端Q、第四输出端Q_。上述各个 元器件的连接关系为如下NMOS管m的源极连接第一数据信号输入端子DB，NMOS管m的漏极同时连接PMOS 管Pl的漏极、PMOS管P2的栅极和NMOS管N3的源极；NMOS管N2的源极连接第二数据信号 输入端子DB_，NM0S管N2的漏极同时连接PMOS管P2的漏极、PMOS管Pl的栅极和NMOS管 N4的源极；NMOS管m和NMOS管N2的栅极均连接第一时钟信号输入端子CKB ；NMOS管N3 和NMOS管N4的漏极均接参考电位；PMOS管Pl和PMOS管P2的源极均连接至电源。PMOS 管P5的源极连接第三数据信号输入端子D，PM0S管P5的漏极同时连接PMOS管P3的漏极、 NMOS管N5的源极、NMOS管N3的栅极、NMOS管N6的栅极；PMOS管P6的源极连接第四数据 信号输入端子D_，PMOS管P6的漏极同时连接PMOS管P4的漏极、NMOS管N6的源极、NMOS 管N4的栅极、NMOS管N5的栅极；PMOS管P5和PMOS管P6的栅极均连接第二时钟信号输入 端本文档来自技高网...

【技术保护点】
１．抗单粒子翻转高速低功耗锁存器，其特征在于，所述锁存器包括相交叉耦合的第一锁存器单元和第二锁存器单元，其中第一锁存器单元的时钟信号与第二锁存器单元的时钟信号互为反相，第一锁存器单元的数据信号与第二锁存器单元的数据信号互为反相；当所述第一锁存器单元敏感点的存储数值翻转时，由所述第二锁存单元通过反馈将所述第一锁存器单元敏感点的存储数值恢复，当所述第二锁存器单元敏感点的存储数值翻转时，由所述第一锁存单元通过反馈将所述第二锁存器单元敏感点的存储数值恢复。

【技术特征摘要】

【专利技术属性】
技术研发人员：彭锦军，裴国旭，徐建强，李晓辉，罗春华，李洛宇，
申请(专利权)人：深圳市国微电子股份有限公司，
类型：发明
国别省市：94