用于可编程加电序列的装置和方法制造方法及图纸

本发明专利技术公开了用于可编程加电序列的装置和方法以及用于提供将门控电源提供给电路部分的加电序列的控制的电路和方法。提供具有多于两个控制比特的多于两条链的电源开关结构。链包括响应于控制信号顺序启用以将虚拟电源提供给门控电路来支持电源门控的电源开关。电源开关可以包括子开关和母开关，其中，母开关在时间上比子开关启用的晚。允许虚拟电源开始加电的使能信号可以被定时以控制虚拟电源的加电序列期间的冲击电流和峰值电流的斜升时间。披露了用于提供子开关和母开关的定时以及启用电源开关结构中的多条链的方法。

【技术实现步骤摘要】

本专利技术涉及用于提供改进的集成电路设计的电路和方法，以及使用用于提供有门 控电源的集成电路的多个部分的可编程和可控制加电序列的集成电路。对于芯片上系统 (SOC)或其他集成电路的多个部分使用门控电源减少了由于泄漏损失导致的功耗。加电电 路可能具有包括动态IR下降、骤增电流的多种问题以及可能导致功率损失或不适当芯片 操作的其他问题。本专利技术的实施例在集成电路上提供具有门控电源的加电电路的优点。
技术介绍
当前，在便携式和其他电池供电设备中使用集成电路的增加趋势增加了对高级集 成电路中的功耗减小的需要。一些功率减小可以通过减少当电路的多个部分不使用时的功 率来实现。例如，通过对具有多个设计时钟的集成电路(例如，ASIC或S0C)的多个部分的 时钟进行门控，通过对该部分的时钟进行门控或拦截，可以减少由时钟电路对动态功率的 消耗。然而，即使当不消耗由于时钟信号的动作而导致的切换功率时，也将发生由于泄漏电 流和待机电流所导致的静态功率损失。从而，作为使用进一步减小无效电路的功耗的方法， 增加为了去除ASIC或SOC的多个部分的电源的电源门控的使用。图1示出了集成电路11的框图，例如，其可以为ASIC或S0C，包括设计块VI、V2 和V3。在图1中示出了用于对特定块的电源进行门控的现有技术中已知的多种方法。例 如，可以被内部或外部控制的电源开关13对设计块V3的电源进行门控。可切换电源焊盘 (pad) 15控制另一设计块V2的电源供应。示出了被实现为可切换电压调节器19的片外电 源调节器，表示另一种已知方法。图2示出了现有技术的用于ARM电路功能的芯片上电源门控电路的简单电路图。 在导体上提供固定电源VDD_S0C，例如1. 2伏特。在第二导体上提供可以与VDD_S0C相同或 稍微低一些的第二电源VDD_C0RE。电路的一些部分以固定电压的方式耦合至这些电源导体 中的一个或另一个，例如，RAM 31耦合至电压源VDD_C0RE。CPU SOC 35类似地耦合至更高 电压源VDD_S0C。第三电路部分CORE 33具有基于电路不可用的一些周期被接通和断开的 动态电压源(DVS)。这种现象通常被称为“睡眠”周期。PMOS晶体管37被示出以串联方式 耦合至标记为“睡眠”的控制信号。当PMOS晶体管断开时，(睡眠为逻辑高值，当栅极端下 降到VDD以下时，PMOS晶体管37导通)，即，-Vgs大于阈值电压，提供给CORE 33的电源被 门控关闭。当睡眠控制线下降时，例如降到逻辑零值，CORE 33电路接收电源输入。如图2所示，PMOS晶体管串联耦合并且当最后的晶体管37接收睡眠信号时，确认 信号(ACK)指示所有晶体管都起作用，或者不起作用。如此，系统可以监控所有VDD_C0RE_ VDDV部分何时耦合至VDD_C0RE。现有技术的门控电路可以实现用于给块加电的序列。在图3中，例如，VDD电源耦 合至提供VDD电压给多个位置(可能在ASIC或SOC设备中)的导体21的栅格。例如，在 多等级金属半导体器件中，电轨21可以由铜或铝金属化构成，并且可以被布线为横跨器件 的导体栅格。图3中的门控PMOS晶体管25将门控电源电压VDD_G提供给第二组导体23， 然后其给门控电路块29供电。在图3中，虚线27表示用于导通PMOS门控晶体管以控制加电序列的序列。当电 路通电时，进行该操作以控制电流。在门控电源导体上升至VDD的时间期间，通电处理具有峰值电流。一旦在器件上 建立了该电压，电流会降低。被允许一次流过的电流越大，从OV或放电状态到VDD或充电 状态的斜升时间越快。图4示出了流经耦合在VDD电源和门控VDD电源之间并且给门控电 源电路的一部分供电的PMOS “头部”晶体管的电流Id的示例性电流对电压的示图。在该 图中的时间“1”，晶体管断开并且没有电流流过。当栅电压降低到VDD以下(电压Vgs下降 时，导通PM0S)时，晶体管导通并且在时间2处于饱和，换句话说，栅电压的减小不进一步提 供附加电流流动。当从VDD电源提供至门控VDD线的电流下降时，VDD线朝向更高轨线升 高，晶体管电流下降并且晶体管当前在具有流过其的小电流(接近零)的线性或电阻性区 域中处于稳定状态。(当漏极增加至接近电源电压时，Vds非常小)。 图5示出了使用三种不同方法的VDD门控电源的斜升时间的三条曲线。在“鱼骨” 方法中，多个PMOS晶体管导通，以同时耦合由门控电压一次提供的电路的所有部分，如实 线所示，电流峰值非常早，但是来自门控电路的VDD电压达到VDD电平相当早。从而，并发方 法具有短斜升时间。一种可选方法，由具有散置有单点并标记为“突变(多米诺)”的虚线 表示，晶体管以多米诺形式的组导通，并且电流达到较小峰值，然而VDD斜升时间更长。最 后，在第三种方法(在图中由其间散置有两个点的虚线、被标记为“一个接一个(菊花链)” 的线表示)中，电流峰值处于较小值；然而，当门控电路的每部分以串联形式一次耦合至电 源电压时，VDD斜升时间最长。图中的电压和电流图表示出了电流和斜升时间之间的设计 折中。允许在峰值流过的电流越大，门控VDD电压斜升至VDD越快。现有技术的电源开关和布线结构(例如，用于ASIC或SOC器件的设计)的问题 为功率结构和开关布置，并且拓扑通常是固定的。使用开关布置和布线结构实现的一些设 计具有使通电处理很好工作的特点。然而，如果相同的电源开关布置和布线拓扑被用于在 相同设计流程中实现的另一设备，则所使用的布置和通电序列对于第二设备可以不是最佳 的。例如，在图6中，设备A很好地适合电源开关结构，而对于标记为B的器件，电源开关结 构不合适。从而，一直需要如在高级半导体处理中使用以实现SOC的、解决现有技术的电源 开关单元和布线的这些和其他问题的改进方法和结构。
技术实现思路
通过本专利技术的实施例通常解决或避免了这些和其他问题并且通常实现了技术优 点，本专利技术的实施例提供切换电源结构以响应于控制信号给电路提供门控电源。在本专利技术的第一示例性实施例中，多条链被设置在集成电路上以形成电源结构。 电源开关沿着链放置并且将诸如固定电源电压的电源耦合至电源结构，其可以给电路提供门控或“虚拟”电源电压。电源开关顺序地耦合至可以在不同时间由控制电路提供的两个或更多使能信号。通过对使能定时并且通过将电源开关放置在沿着链的特定位置，可以控 制给切换的电源结构加电的斜升时间、骤增电流、峰值电流和加电处理的其他特性。在集成 电路设计期间使用的设计工具可以被用于确定这些特性，所以电源结构对于特定电路是最 佳的。通过在不需要使用切换电源结构时关断电路，可以基本减小由于泄漏电流导致的功 率损失和待机功耗。在又一实施例中，子开关被提供用于切换电源结构中的每条链，用于提供虚拟电 源给集成电路的一部分。母开关被提供为也进行耦合以提供虚拟电源并与子开关相关。母 开关仅在使能信号到子开关之后的一段时间是可用的，通过选择该段时间，获得对虚拟电 源的电流和斜升时间的附加控制。在又一示例性实施例中，母开关被提供用于切换电源结构中的每条链，用于提供 虚拟电源到集成电路的一部分。母开关被提供为也进行耦合以提供虚拟电源并与子开关相 关。母开关仅在子开关可用之后并且在虚拟电源达到预定电压电平之本文档来自技高网...

【技术保护点】
一种用于将虚拟电源提供给集成电路的电路部分的装置，包括：多个电源开关，耦合在电源和提供虚拟电源的导体之间的至少两个独立的链中，使控制信号顺序耦合到使能信号以顺序接通；以及使能控制电路，以预定时间将使能信号提供给所述链；其中，在耦合至每个电源开关的导体上提供所述虚拟电源，并且通过启用所述电源开关来使所述电路的一部分通电。

【技术特征摘要】
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【专利技术属性】
技术研发人员：陈世豪，
申请(专利权)人：台湾积体电路制造股份有限公司，创意电子股份有限公司，
类型：发明
国别省市：71[中国|台湾]