一种降低大规模集成电路中电路功耗的方法技术

本发明专利技术涉及一种降低大规模集成电路中电路功耗的方法，属于ＣＭＯＳ集成电路设计技术领域。该方法首先将电路中的逻辑门的阈值设为低阈值，计算每一个逻辑门的延时和最大缓冲时间；根据计算结果重新分配上述电路中各个逻辑门的缓冲时间，使得逻辑门的缓冲时间大于该逻辑门的在低域值和已知高域值下的延时差；用设定的逻辑门高阈值替换上述逻辑门中缓冲时间大于逻辑门延时差的逻辑门阈值。本发明专利技术的方法，在保证电路的功能的前提下，最大幅度的降低了低阈值逻辑门的数量，进而降低了电路中泄漏电流所产生的功耗。

【技术实现步骤摘要】

本专利技术涉及，属于互补金属氧化物半导体(以下简称CMOS)集成电路设计

技术介绍
在大规模集成电路设计中，由于集成电路工艺已经进入超深亚微米阶段，电路的规模和面积越来越大，速度越来越快，单位面积上逻辑门的个数也在很快增长。所以，功耗问题成为电路设计中面临的一个非常重要的问题。在以往的CMOS逻辑电路设计中，主要考虑两种功耗第一种是在电路翻转的时候，在某个时刻，N型场效应管(场效应管Field Effect Transistor以下简称FET)电路和P型FET电路会同时导通，产生直通电流从电源直接流到地；第二种功耗是动态功耗，即电路翻转时对逻辑门、互连线或者其他设备的电容进行充放电时产生的功耗，通常是在电路设计时考虑得最多的，其计算公式为P=12CV2f.]]>对于第一种功耗，人们通过适当地设计CMOS电路，可以很好地抑制直通电流的产生。对于动态功耗，由计算公式可以看出降低电源电压可以大幅度的降低动态功耗。虽然从理论上来说电路的性能会由于电源电压的降低而降低，但是由于FET技术的发展，阈值电压降低的同时FET的各种寄生电容也在不断减小，使得电路性能不仅没有降低，反而有所提高，与此同时电路的动态功耗也变得越来越低。但是，随着集成电路特征尺寸的不断缩小，电源电压和FET的阈值电压都在不断降低。当FET的阈值电压降低到一定程度时，FET的泄漏电流将呈指数增长，阈值电压越低，逻辑电路芯片中泄漏电流导致的功耗的比例就越大。由于高阈值FET的速度要比低阈值FET慢一些，但是其泄漏电流会降低很多，人们提出了在电路设计时采用双阈值FET和多阈值FET的解决方案，其基本思想是在非关键路径上选择使用高阈值FET，从而在保证电路性能不降低的前提下减小电路的泄漏电流功耗。但是以往的方法中，决定哪些FET采用高阈值的策略并不完善，有些只考虑了最简单的逻辑门——反相(美国专利US20030070147)，并且不能充分利用缓冲时间(slack time)，因而对降低泄漏电流功耗的作用并不大。
技术实现思路
本专利技术的目的是提出，让所有逻辑门都用低阈值的FET实现，通过静态时序分析得到电路缓冲时间和延时状况，在确保时序和功能正确的前提下对缓冲时间进行合理分配，使电路中缓冲时间大于自身高低域值之间的延时差ΔD的逻辑门尽可能多，然后将这些逻辑门的FET用高阈值FET代替从而最大限度地减少泄漏电流所产生的功耗。本专利技术提出的降低大规模集成电路中电路功耗的方法，可以有以下两种，第一种包括以下步骤(1)将电路中的逻辑门的阈值设为低阈值，计算每一个逻辑门的延时和最大缓冲时间；(2)根据上述计算结果重新分配上述电路中各个逻辑门的缓冲时间，使得逻辑门的缓冲时间大于该逻辑门的在低域值和已知高域值下的延时差；(3)用设定的逻辑门高阈值替换上述逻辑门中缓冲时间大于逻辑门延时差的逻辑门阈值。上述方法中的电路中逻辑门的低阈值为0.1伏特～0.3伏特。上述方法中，计算电路每一个逻辑门的延时和最大缓冲时间的方法，包括如下步骤(1)将电路映射为一个有向带权图；(2)用静态时序分析法得到电路中每一个门的延时和最大缓冲时间。电路映射为一个有向带权图的方法为(1)电路中的逻辑门映射为有向带权图的顶点；(2)电路中的互连线映射为有向带权图的边；(3)电路中逻辑门管脚之间的延时和互连线延时映射为有向带权图边的权值。上述方法中重新分配电路中各个逻辑门的缓冲时间的方法，包括如下步骤(1)设电路逻辑门有NL种，NL＝1、2、3……NL；(2)计算每一种逻辑门在高阈值时的延时DH，在低阈值时的延时DL，得到该逻辑门的高低域值之间的延时差为ΔD＝DH-DL；(3)根据每一个逻辑门的最大缓冲时间，使用遗传算法和线性规划方法，使得尽可能多的逻辑门的缓冲时间大于其自身的延时差ΔD。第二种方法包括以下步骤(1)将电路中逻辑门的起始阈值设为低阈值，计算电路中逻辑门起始域值下的延时和最大缓冲时间，(2)设上述低域值与逻辑门允许最高域值之间有m个高域值，从m个高域值中选取一个高域值Vi，根据上述计算结果重新分配上述电路中各个逻辑门的缓冲时间，使得逻辑门的缓冲时间大于逻辑门在上述低域值和选取的高域值Vi下的延时差；(3)用逻辑门的上述选取的高域值Vi替换电路中上述逻辑门中缓冲时间大于逻辑门延时差的逻辑门阈值；(4)重复步骤(2)和(3)，计算电路在m个高域值下的m个功耗；(5)从上述m个功耗中选取最低功耗，与此功耗相对应的高域值为优化高域值；(6)用上述优化高域值代替步骤(2)中的高域值，重复步骤(2)、(3)。本专利技术提出的降低大规模集成电路中电路功耗的方法，在保证电路的功能的前提下，最大幅度的降低了低阈值逻辑门的数量，进而降低了电路中泄漏电流所产生的功耗。附图说明图1是本专利技术方法所依据的电路图。图2是由电路图映射成的有向带权图。具体实施例方式本专利技术提出的降低大规模集成电路中电路功耗的方法，可以有两种。第一种方法首先将电路中的逻辑门的阈值设为低阈值，计算每一个逻辑门的延时和最大缓冲时间；根据计算结果重新分配上述电路中各个逻辑门的缓冲时间，使得逻辑门的缓冲时间大于该逻辑门的在低域值和已知高域值下的延时差；用设定的逻辑门高阈值替换上述逻辑门中缓冲时间大于逻辑门延时差的逻辑门阈值。上述方法中的电路中的逻辑门的低阈值为工业界所采用的双阈值或者多阈值技术中的较低的阈值，一般为0.1伏特到0.3伏特之间。上述方法中，计算电路每一个逻辑门的延时和最大缓冲时间的方法，首先将电路映射为一个有向带权图；用静态时序分析法得到电路中每一个门的延时和最大缓冲时间。电路映射为一个有向带权图的方法是电路中的逻辑门映射为有向带权图的顶点；电路中的互连线映射为有向带权图的边；电路中逻辑门的管脚之间的延时和互连线延时映射为有向带权图边的权值。上述方法中重新分配电路中各个逻辑门的缓冲时间的方法，首先设电路逻辑门有NL种，NL＝1、2、3……NL；计算每一种逻辑门在高阈值时的延时DH，在低阈值时的延时DL，得到该逻辑门的高低域值之间的延时差为ΔD＝DH-DL；根据每一个逻辑门的最大缓冲时间，使用遗传算法和线性规划方法，使得尽可能多的逻辑门的缓冲时间大于其自身的延时差ΔD。第二种方法，首先将电路中逻辑门的起始阈值设为低阈值，计算电路中逻辑门起始域值下的延时和最大缓冲时间，设上述低域值与逻辑门允许最高域值之间有m个高域值，从m个高域值中选取一个高域值Vi，根据上述计算结果重新分配上述电路中各个逻辑门的缓冲时间，使得逻辑门的缓冲时间大于逻辑门在上述低域值和选取的高域值Vi下的延时差；用逻辑门的上述选取的高域值Vi替换电路中上述逻辑门中缓冲时间大于逻辑门延时差的逻辑门阈值；重复计算电路在m个高域值下的m个功耗；从m个功耗中选取最低功耗，与此功耗相对应的高域值为优化高域值；用优化高域值代替第一种方法的高域值，优化电路。以下详细介绍本专利技术的原理本专利技术提出的降低电路功耗的方法，首先对于一个大规模的集成电路，把它抽象成一个有向带权图G(V，A，c)，电路中的逻辑门映射成图的顶点V，电路中的互连线映射成图的边A，电路中逻辑门的管脚之间的延时映射成图边的权值c。例如图1是本专利技术方法所依据的电路图，根据上述的规则抽象成图2所示的一个有向带本文档来自技高网...

【技术保护点】
一种降低大规模集成电路中电路功耗的方法，其特征在于该方法包括以下步骤：（１）将电路中的逻辑门的阈值设为低阈值，计算每一个逻辑门的延时和最大缓冲时间；（２）根据上述计算结果重新分配上述电路中各个逻辑门的缓冲时间，使得逻辑门的缓 冲时间大于该逻辑门的在低域值和已知高域值下的延时差；（３）用设定的逻辑门高阈值替换上述逻辑门中缓冲时间大于逻辑门延时差的逻辑门阈值。

【技术特征摘要】

【专利技术属性】
技术研发人员：杨华中，汪玉，罗嵘，汪蕙，
申请(专利权)人：清华大学，
类型：发明
国别省市：11[中国|北京]