一种应用于低功耗数字信号处理系统的低开销容错电路技术方案

本发明专利技术属于低功耗集成电路设计技术领域，具体为一种应用于低功耗数字信号处理系统的低开销容错电路。该电路采用两级容错结构，第一级采用在线时序监控机制，检测软错误的出现，然后通过一个简单纠错机制选择输出；第二级采用均值滤波的思想，由一个基于平滑滤波的预测器和仲裁器构成，实现检错与纠错。相比传统的单级基于预测的容错电路，本发明专利技术的两级容错电路可以大大提高电路的检错与纠错能力。将该容错技术与电压过缩放技术结合起来，可以保证系统的性能在容忍范围以内，允许电压进一步降低，从而大大降低系统功耗。本发明专利技术电路结构简单、开销低、纠错能力强，特别适合应用于基于VOS技术的低功耗数字信号处理系统。

A low pin fault tolerant circuit for low power digital signal processing system

The invention belongs to the technical field of low power IC design, in particular to a low pin fault tolerant circuit applied to a low power digital signal processing system. The circuit adopts two level fault-tolerant structure, the first stage uses online timing monitoring mechanism, detecting soft errors, and then select the output of a simple error correction mechanism; second by the mean filter, predictor and arbiter by a smoothing filter based on a realization of error detection and correction. Compared with the traditional single stage based on fault tolerant circuit prediction, two level fault tolerance circuit of the invention can greatly improve the ability of error detection and correction circuit. Combining the fault tolerance technique with voltage over scaling technique, the performance of the system can be guaranteed within the tolerance range, allowing further reduction of voltage and greatly reducing system power consumption. The invention has the advantages of simple circuit structure, low cost and strong error correction ability, and is especially suitable for the low power consumption digital signal processing system based on the VOS technology.

【技术实现步骤摘要】
一种应用于低功耗数字信号处理系统的低开销容错电路
本专利技术属于低功耗集成电路
，具体涉及一种应用于低功耗数字信号处理系统的低开销容错电路。
技术介绍
随着集成电路技术迅猛发展，特征尺寸不断缩小，芯片集成度遵从摩尔（Moore）定律不断提高。在集成电路技术不断发展和集成度迅速提高的过程中，人们一直关注的主要问题是如何提高芯片的工作速度，缩小芯片面积与成本，而对于电路功耗的考虑往往处于相对次要的位置。但是近年来由于移动设备、便携式电子、通信及其他消费电子产品市场的快速发展以及市场需求使得这一情况发生了一些根本变化。在很多应用领域，降低功耗已经成为数字系统设计的一个最为重要的问题。低功耗的市场需求促使了很多低功耗技术的产生，目前业界常用的低功耗技术有门控时钟、门控电压以及多电压域设计等等。近年来研究人员提出了电压过缩放技术（VOS:VoltageOverScaling），其原理是人为地降低电压来降低功耗，同时由于电压降低引起关键路径出现时序违例，此时再通过加入容错电路技术进行纠错；最终，电路系统会以一定信噪比的牺牲换来功耗的大大降低。现有的VOS容错电路技术包括：差分电路纠错、基于预测的纠错电路、基于低精度备用电路的纠错技术以及自适应错误取消技术等等。这些技术往往只有一级，纠错能力有限。本专利技术将影子寄存器技术和基于预测的纠错技术相结合，提出了一种新型的两级容错结构，可以大大提高纠错能力，从而使电压和功耗进一步降低。
技术实现思路
本专利技术的目的在于提供一种应用于低功耗数字信号处理系统的低开销容错电路，以提高数字信号处理系统的检错纠错能力，从而允许供电电压进一步降低，最终实现低功耗。本专利技术提出的应用于低功耗数字信号处理系统的低开销容错电路，其整体结构框图如图1所示。该容错电路由两级容错电路（即两级检错和纠错电路）构成；第一级容错电路，用于检测时序不满足而导致的软错误（soft-error）或延时性错误（delay-error），如果出错则利用前一个输出值纠正出错的当前值；第二级容错电路，利用输出的相关性，根据已经输出的值产生对当前输出的预测值，并用该预测值检测错误和纠正错误。本专利技术的第一级容错电路，如图2所示，由时序错误监控模块和二选一的数据选择器构成；其中，时序错误监控模块利用影子寄存器技术检测关键路径以及次关键路径的延时是否超过系统的时钟周期，如果超出则认为出现时序错误，并将该错误传播下去，在最后的输出端通过选择器选择前一个正确值作为当前错误值的估计输出。其中，影子寄存器技术用于检测时序违例，图3给出了一位错误的检测示意图，当原寄存器和影子寄存器结果不一样时则认为出现时序错误。本专利技术中，所述时序错误监控模块，由影子寄存器和错误信号传播电路构成；影子寄存器由一个延时了一定时间的时钟驱动，需要监控的某一组合逻辑路径末端连接到影子寄存器的数据输入端；影子寄存器的输出与原寄存器输出通过一个异或门对比，如果不同，则认为时序出错，该出错信号通过一个传播链进行传播，传播链由或门和原时钟驱动的寄存器构成，传播级数与原数据通路的流水线级数一致；最后一级的出错信号通过二选一数据选择器选择当前输出，如果出错则选择上一个输出作为对当前值的预测。本专利技术的第二级容错电路，如图1所示，由预测器、仲裁器和二选一的数据选择器构成；预测器的输入是当前值的前p个值；预测器输出作为对当前值的预测，仲裁器根据当前值和当前值的预测值，输出一个仲裁信号，该仲裁信号作为二选一的数据选择器的控制信号，选择最终的输出。本专利技术中，仲裁器的示意图如图4所示，由减法器、求绝对值逻辑和比较器构成，由减法器对预测器输出的预测值和当前值做减法，比较器将减法器得到的差值的绝对值与事先设定的阈值相比较；如果差值的绝对值超过阈值，则认为当前值有错，此时仲裁器输出选择信号，控制二选一数据选择器选择预测器的预测值作为最终输出；如果差值的绝对值小于阈值，则认为当前值没有错，仲裁器输出选择信号，控制二选一数据选择器选择当前值作为最终输出；比较器的阈值要根据应用场景确定。该系统的工作过程如下：首先第一级容错电路在线检测关键路径的时序错误，如果出现错误，将该错误传播到流水线的输出端，通过二选一数据选择器选择前一个正确值作为输出；然后第二级容错电路，基于平滑滤波的原理，利用p个前面的输出值预测当前的输出值，如果预测值和当前值偏差过大，则认为当前值出错，选择预测值作为输出。传统的应用于VOS的容错电路技术一般采用单级纠错，纠错能力有限，例如如果只采用图1中的第一级容错电路，虽然可以纠正一些错误，但是当影子寄存器也出现时序违例时，发生误判，纠错效果会出现很大程度的下降；本专利技术提出的两级容错的电路结构可以很好的解决这个问题，而且两级电路的检测原理并不相同，混合使用可以保证第一级纠错能力下降情况下，整体电路的容错效果不受太大影响，从而使电路工作电压进一步降低，实现更低功耗。附图说明图1为本专利技术的两级容错电路结构图示。图2为第一级容错电路中时序错误监控模块图示。图3为影子寄存器技术图示。图4为第二级容错电路中仲裁器结构图示。图5为时序监控模块举例。图6为影子寄存器工作波形图是。具体实施方式首先分析原数字信号处理系统的关键路径分布情况，根据关键路径的分布来设计时序错误的监控链和传播链。图2给出了一般情况下的时序错误监控链，实际应用时要根据具体情况设计该模块。图5给出了一个时序监控模块的设计例子，假设原电路系统的数据通路的关键路径为，其延时为，仅次于关键路径的路径依次是，，，其延时分别为,,；设计容错能力为，而,，即容错设计只允许，，路径出错，此时的时序错误监控模块可以按照图5所示进行设计，注意第二级组合逻辑没有需要监控的路径，因此不需要影子寄存器，只需要一个寄存器传播错误信号即可。当降低供电电压时，关键路径的最大延时会超过时钟周期，图6给出了这种情况下的影子寄存器工作波形示意图，可以看到在第一个时钟周期，组合逻辑在原时钟clk1上升沿之前已经完成计算，因此原寄存器和影子寄存器采到相同的值，说明没有时序错误出现；而在第二个周期，组合逻辑在原时钟clk1上升沿后，延时Δt时钟clk2上升沿之前完成计算，因此原寄存器采到错误值，而影子寄存器采到正确值，二者的不同导致电路在第三个时钟周期将Error信号置高，说明此时出现时序错误。因为错误传播级数与流水线级数一致，因此错误信号会跟着错误数据一起传播，并一同到达最终的输出端，此时错误信号通过选择器选择前一个正确值作为此时的输出值，从而实现第一级的检错与纠错。第二级容错电路的工作思想是通过一个低通滤波器，利用输出数据的相关性，检测出急剧跳变的数据，并将其过滤掉。如图1所示，主要由预测器、仲裁器和二选一的数据选择器构成；预测器模块的输入是当前值的前p个值，预测器输出作为对当前值的预测，仲裁器根据当前值和当前值的预测值，输出一个仲裁信号，该仲裁信号作为二选一的数据选择器的控制信号，选择最终的输出。其中仲裁器的示意图如图4所示，由减法器、求绝对值逻辑和比较器构成，预测器输出的预测值和当前值做减法，将差值的绝对值与事先设定的阈值相比较,如果差值的绝对值超过阈值，则认为当前值有错，此时仲裁器输出选择信号，控制二选一数据选择器选择预测器的预测值作为最终输出；如果本文档来自技高网...

【技术保护点】
一种应用于低功耗数字信号处理系统的低开销容错电路，其特征在于：由两级容错电路即两级检错和纠错电路构成；第一级容错电路，用于检测时序不满足而导致的软错误或延时性错误，并利用前一个输出值纠正出错的当前值；第二级容错电路，利用输出的相关性，根据已经输出的值产生对当前输出的预测值，并用该预测值检测错误和纠正错误；其中：所述第一级容错电路，由时序错误监控模块和二选一的数据选择器构成；时序错误监控模块利用影子寄存器技术检测关键路径以及次关键路径的延时是否超过系统的时钟周期，如果超出则认为出现时序错误，并将该错误传播下去，在最后的输出端通过选择器选择前一个正确值作为当前错误值的估计输出；所述第二级容错电路，由预测器、仲裁器和二选一的数据选择器构成；预测器的输入是当前值的前p个值；预测器输出作为对当前值的预测，仲裁器根据当前值和当前值的预测值，输出一个仲裁信号，该仲裁信号作为二选一的数据选择器的控制信号，选择最终的输出。

【技术特征摘要】
1.一种应用于低功耗数字信号处理系统的低开销容错电路，其特征在于：由两级容错电路即两级检错和纠错电路构成；第一级容错电路，用于检测时序不满足而导致的软错误或延时性错误，并利用前一个输出值纠正出错的当前值；第二级容错电路，利用输出的相关性，根据已经输出的值产生对当前输出的预测值，并用该预测值检测错误和纠正错误；其中：所述第一级容错电路，由时序错误监控模块和二选一的数据选择器构成；时序错误监控模块利用影子寄存器技术检测关键路径以及次关键路径的延时是否超过系统的时钟周期，如果超出则认为出现时序错误，并将该错误传播下去，在最后的输出端通过选择器选择前一个正确值作为当前错误值的估计输出；所述第二级容错电路，由预测器、仲裁器和二选一的数据选择器构成；预测器的输入是当前值的前p个值；预测器输出作为对当前值的预测，仲裁器根据当前值和当前值的预测值，输出一个仲裁信号，该仲裁信号作为二选一的数据选择器的控制信号，选择最终的输出。2.根据权利要求1所述的应用于低功耗数字信号处理系统的低开销容错电路，其特征在于：所述时序...

【专利技术属性】
技术研发人员：韩军，陈梦远，张益成，曾晓洋，
申请(专利权)人：复旦大学，
类型：发明
国别省市：上海,31