高速电流模式逻辑电路制造技术

本发明专利技术公开了一种高速电流模式逻辑电路（ＣＭＬ），该电路具有改进的偏置电路和逻辑部分。ＣＭＬ电路的偏置电路包含一个ＭＯＳ晶体管对，其中一个晶体管的沟道宽长比为（Ｗｐ／Ｌｐ），而另一个晶体管的沟道宽长比则为（Ｗｐ／Ｌｐ）／ｎ，其中１＜ｎ＜４。这样的一个晶体管对使偏置电路的第三ＭＯＳ晶体管只能工作在三极管区内。ＣＭＬ电路的逻辑部分可能是逻辑门电路和／或触发器，逻辑部分具有多对用来接收差分输入信号的输入ＭＯＳ晶体管，逻辑电路部分具有只工作在三极管区的负载ＭＯＳ晶体管。

【技术实现步骤摘要】

本专利技术涉及到一种高速电流模式逻辑(CML)电路，尤其是一种包括一个只工作在三极管区的有源MOS晶体管负载，性能特性得到显著改善的CML电路。
技术介绍
数字集成电路的基本单元是逻辑电路或逻辑门，如反相器、与门、或门、与非门、或非门、异或门等等。随着集成电路(IC)的出现，分立元件(二极管、三极管或电阻)构成的逻辑门可制作在一个小的半导体单晶片上，有时称之为芯片。各种不同的门电路在芯片内互联构成所需的电路。数字IC通常是按其在一个芯片内所集成逻辑门的复杂程度如逻辑门的数目来分类的，其内在的门电路数目可从几个到上千，芯片也可归类为小、中、大或甚大规模的集成器件。数字IC不仅可以用其逻辑运作和复杂性来分类，还可用其所采用的特定电路工艺技术来分类。电路工艺技术所涉及到的如逻辑系列，每种系列都有一套基本电路如与非门、或非门、反相器等等，某些更重要的逻辑系列则包括TTL(晶体管、晶体管逻辑)、ECL(发射板耦合逻辑)，MOS(金属氧化物半导体)和CMOS(互补金属氧化物半导体)。这些逻辑系列中的各种逻辑都有其优点和缺点，在某种特殊应用中，选用何种逻辑系列产品，要根据速度、功耗、抗噪声能力、以及成本等多种因素来决定。CMOS数字集成电路的应用领域非常广泛，并且应用于从小规模到甚大规模(SSI-＞VLSI)的所有规模集成的产品中。CMOS集成电路能在低功耗的情况下高速运行，而且比其他系列的器件更能承受电源电压的波动变化。
技术实现思路
本专利技术的目的是提供一种采用≤0.7μm工艺制作的，运行速度至少为500MHz的高速CML电路。本专利技术的进一步目的是提供一种具有一个只工作在三极管区的有源MOS负载管的CML电路。本专利技术还有一个目的就是提供一种具有一个只工作在三极管区的有源MOS负载管的高速CML电路，此电路与采用相似负载结构的CMOS电压控制振荡器(VCO)相兼容。本专利技术提供了一种包括一个偏置电路和一个逻辑部分的高速电流模式逻辑电路(CML)，该电路的逻辑部分可能是一个逻辑门，如XOR门，XNOR门，NAND门，NOR门等等，也可能是一个触发器，如D触发器，还可能是一个由多个逻辑门和/或触发器组成的更复杂的数字电路。偏置电路包括第一MOS晶体管对和第三MOS晶体管，对第一晶体管对的两个晶体管进行适当的配置可使第三MOS晶体管工作在三极管区内。偏置电路可以进一步包括多个电流镜MOS晶体管从而在偏置电路中产生一个参考电流。为使偏置电路的第三晶体管和逻辑部分的负载晶体管都工作在三极管区内，应当使偏置电路的第一晶体管对中的一个晶体管的沟道宽长比为(Wp/Lp)，而另一个晶体管的沟道宽长比则为(Wp/Lp)/n，其中1＜n＜4。另外，偏置电路的第三晶体管的栅极上产生一个偏压，此偏压被施加到逻辑部分的每个负载晶体管的栅极上。逻辑部分具有多个输入MOS晶体管对，和多个负载MOS晶体管，每个负载MOS晶体管分别与一个输入MOS晶体管对相连，偏置电路使每个负载MOS晶体管都工作在三极管区内。逻辑部分最好采用一个差分输入/输出电路。因此多个输入MOS晶体管对包含第一和第二输入晶体管对，用于接收第一差分输入信号。逻辑部分也包含第三输入MOS晶体管对，用于接收第二差分输入信号。本专利技术将通过优选的实施例结合附图加以说明。附图说明图1为本专利技术所述高速CML电路结构图，包括逻辑部分一个XOR/XNOR门电路和一个偏置电路。图2为一种可应用于本专利技术所述的高速CML电路的一种D触发器的电路图。具体实施例方式参照附图，将详细叙述本专利技术的具体实施方式。实施例一如图1所示，CML电路10包括偏置电路11和逻辑部分XOR/XNOR门电路12，门电路12由异或/异或非门(XOR/XNOR门)联结而成。偏置电路11产生一个稳定的预定DC电流，用来偏置XOR/XNOR门电路12。偏置电路11和XOR/XNOR门电路12都由多个NMOS晶体管和PMOS晶体管构成，在附图及以下说明中，用前缀N表示NMOS晶体管而用前缀P表示PMOS晶体管。恒定输入的偏置电流Ibias被施加在偏置电路11中的晶体管N1的漏极上，Ibias可为任何合适的电流，如100μA。晶体管N1的漏极和栅极相连并连接到晶体管N2和N3的栅极上而构成两个电流镜。偏置电路11还包含一个晶体管对P4和P5，P4和P5的沟道宽长比选在某一适当的范围而迫使晶体管P6工作在三极管区。即如果P4的宽长比＝(Wp/Lp)，则P5的宽长比＝(Wp/Lp)/n，其中1＜n＜4。通过调节n可调整P4和P5的宽长比之间的关系，如当n＝2时，从而使P6漏极上的电压VPX可调。因为通过P5的电流等于通过P4的电流，VGS4和VGS5分别是晶体管P4和P5的栅极与源极间的电压，|VTP|是晶体管的开启电压，在此大约为0.7V。P4的栅极和漏极相连并连接到晶体管P6的栅极，在电流镜里形成一个节点产生偏压PB。P5的栅极和漏极连在一起并接到晶体管P8的栅极，因为P6的存在，P5和P8不能构成电流镜。晶体管P4、P5和P6的源级都与电源电压AVDD相连，电源电压AVDD可能是3.3V或5V，晶体管P8的源极接到晶体管P6的漏极形成一个节点产生电压VPX。晶体管P4、P5和P8的漏极分别与晶体管N2、N3和N10的漏极相连，晶体管N1、N2、N3、N10的源极都接到AVSS，AVSS可以是接地，也可以是第二个电压源。在实际运用中，恒定输入电流Ibias用于产生一个参考电流Iref和偏压NB与PB。因为N1和N2形成电流镜，N1和N3形成电流镜，故Iref流经晶体管P4和N2，P5和N3。在偏置电路11的第二级内，当P4和P5宽长比的比率设置在如前所述的范围内时，P8被产生于P5漏极的电压PB2偏置而工作在饱和区。当P8的偏压PB2不够高，使P6漏极的电压VPX保持在足够低的水平时，使得P6不能工作在饱和区。精确地说，|VDS6|＝|VGS5|-|VGS8|＜|VGS6|-|VTP|，其中|VTP|≈0.7V。这就迫使P6只能工作在三极管区。由于P6只能工作在三极管区，其电流ID′始终小于Iref，故工作在三极管区的P6的作用就像是一个有着良好线性特性的电阻。图1中XOR/XNOR门电路12是一个差分输入/输出门电路，具有两对差分输入节点和一对差分输出节点。第一差分输入信号为信号INAN和INAP之间的差分，施加在第一对差分输入节点上。第二差分信号则为信号INBN和INBP之间的差分，施加在第二对差分输入节点上。差分输出信号为信号ON和OP之间的差分。XOR/XNOR门电路12的输入端INAN、INAP、INBN和INBP接收来自驱动电路的信号，如压控振荡器或差分接收器(未示出)的信号。虽然任何可兼容的驱动器都可以采用，但优选的驱动电路是有与CML电路10采用类似负载结构的CMOS压控振荡器。(也就是采用只工作在三极管区的有源MOS负载管的VCO)。在采用0.7μm的工艺情况下，采用这种CML电路的CMOS VCO，速度可以达到至少500MHz，大约是采用同样0.7μm工艺的常规CMOS逻辑电路速度的二倍。XOR/XNOR门电路12具有多个输入晶体管，包括第一晶体管对N11和N12，第二晶体管对N13和N14。N11-N14的本文档来自技高网...

【技术保护点】
一种逻辑电路，包括一个偏置电路和一个逻辑部分，其特征在于：所述的偏置电路具有一个第一ＭＯＳ晶体管对和一个第三ＭＯＳ晶体管，其中所述第一ＭＯＳ晶体管对中的一个晶体管的沟道宽长比为（Ｗｐ／Ｌｐ），而另一个晶体管的则为（Ｗｐ／Ｌｐ）／ｎ， 其中１＜ｎ＜４；　所述逻辑部分具有多个输入ＭＯＳ晶体管对和多个负载ＭＯＳ晶体管，每个负载ＭＯＳ晶体管分别与各个输入ＭＯＳ晶体管对相连，所述偏置电路使每个负载ＭＯＳ晶体管都工作在三极管区内。

【技术特征摘要】

【专利技术属性】
技术研发人员：徐平，
申请(专利权)人：厦门优迅高速芯片有限公司，徐平，
类型：发明
国别省市：92[中国|厦门]