带有漏电流截止电路的半导体集成电路制造技术

在本发明专利技术的半导体集成电路中，逻辑电路块的多个电源端点通过漏电流截止电路被连接到实际电源线。当逻辑电路块要被激活时，延迟控制电路控制漏电流截止电路，把电源端点以事先确定的时间延迟连接到实际电源线。因而，当逻辑电路块被激活时，实际电源线的电压降落能够被降低到一个小的数值，而由于电源噪声引起的处于激活状态的其他逻辑电路块的误操作能够被防止。（*该技术在2023年保护过期，可自由使用*）

【技术实现步骤摘要】
【国外来华专利技术】
本专利技术涉及一种半导体集成电路，尤其涉及这样一种半导体集成电路，它有一种可以减小在等待条件下电流消耗的漏电流截止电路。
技术介绍
近年来，对于装在移动式电子学装置中的半导体集成电路，已经要求高速操作和低功率消耗，以满足在高速操作和长时间驱动方面的需求。为了实现低功率消耗，提供的电源电压必须降低。然而，当电源电压降低时，与电源电压有关的操作速度也要随之降低。为了弥补这种操作速度的降低，要求把形成半导体集成电路的每个MOS晶体管的阈值电压，设计为一个较低的数值。然而，当MOS晶体管的阈值降低时，在每一个MOS晶体管中在等待条件下的漏电流增加了，因而在半导体集成电路中低功率消耗将会受到妨碍。作为解决这样一个问题的方法，出现了MT-CMOS(多阈值电压CMOS)技术，如图1中所示。图1是一张示意图，以给出用常规MT-CMOS技术的半导体集成电路的一个电路例子。在该图中，121表示一实际的电源线，122，一个电源端；123，一个虚电源线；124-n，一逻辑电路块；125，一个内部电路；126，一个接地端；127，一个漏电流截止晶体管；128，一个功率控制电路。在图1中所示具有常规技术的半导体集成电路中，形成半导体集成电路的每一个逻辑电路块124中，由高阈值电压晶体管组成的许多个漏电流截止晶体管127被提供在连接在实际电源线121的电源端122和在逻辑电路块124内的虚电源线123之间。内部电路125是在虚电源线123和接地端126之间。为了实现高速电路操作，内部电路125是由低阈值电压晶体管组成，其阈值电压小于漏电流截止晶体管127的阈值电压。功率控制电路128在一个控制电路(CPU等，没有示出)的控制下，输出功率控制信号PCNT1～n，以控制在每一个逻辑电路块内漏电流截止晶体管的通和断状态。当每一个逻辑电路块被激活时，对应于漏电流截止晶体管127被功率控制信号PCNT1～n所接通，从而从实际电源线121来的电源通过电源端122和虚电源123供给到内部电路125上。相反，在每一个逻辑电路块处于等待条件下，对应的漏电流截止晶体管127就被功率控制信号PCNT1～n切断，从而停止把电源供给到内部电路125。这里，漏电流截止晶体管127的阈值电压比形成内部电路125的每一个MOS晶体管的阈值电压要高。因而漏电流截止晶体管127肯定能够截断从实际电源线121延伸通过电源端122和虚电源线123的电流通道的。相应地，即使内部电路用低阈值电压的晶体管组成，内部电路的功率消耗肯定能够被降低。图2给出在图1中示出的漏电流截止晶体管127和内部电路125结构的细节。逻辑电路块是由许多单元组成，它们沿着垂直和水平布置。在图2中示出的许多单元串，是排列在垂直方向。每一个单元串，例如，如图2(A)中所示，是考虑了MT-CMOS技术把许多单元(逻辑门)连接起来构造的，这单元串被设计成又包括作为漏电流截止晶体管的高阈值电压晶体管，又包括形成内部电路的低阈值电压的晶体管。另一方面，当应用只由低阈值电压晶体管来构造的单元(逻辑门)而没有考虑MT-CMOS技术时，可以单独设计包含一个高阈值电压晶体管的单元。然后把许多只由一个高阈值电压晶体管组成的单元和许多只包括低阈值电压晶体管组成的单元连接起来从而构成每一个单元串，如图2(B)所示。在图2(A)和2(B)中，从功率控制电路提供的功率控制信号PCNT1～n，被输入到作为漏电流截止晶体管的高阈值电压晶体管的栅极。每一个高阈值电压晶体管被功率控制信号PCNTn设置成接通状态和断开状态以控制对相应逻辑电路块的电源供给。在许多逻辑电路块中有些逻辑电路块处于被激活条件的情况下其他处于等待条件下的逻辑电路块要被激活。这时就出现了一个问题，即在对应的漏电流截止晶体管127被接通的时刻，实际电源线121瞬间产生一个电压降落。在激活条件下的逻辑电路块由于这种电压降落会有误操作。图3是一张解释上述问题的图。参照图3，将解释这样一个例子，在此例子中，逻辑电路块124-2～n全都处于激活条件下，处于等待条件下的逻辑电路块124-1要被激活。如在图3中所示的那样，功率控制电路把对应的功率控制信号PCNT1，从高电平(电源电势VDD)改变为低电平(地电势VSS)，以激活逻辑电路块124-1。作为对功率控制信号PCNT1的响应，在逻辑电路块124-1中的许多漏电流截止晶体管被同时接通。在漏电流截止晶体管127接通的瞬间，向逻辑电路块124-1内的内部电路125迅速的电荷供给被启动，从而在逻辑电路块内的虚电源线123的电势快速上升。其结果是，一个大的电流流进从实际电源线121出发经过电源端点122和漏电流截止晶体管127的电流通道。相应地，在这时刻，实际电源线121的电势瞬间地有较大程度的降落，如图3中所示。实际电源线121的电压降对于其他处于激活条件下的逻辑电路块被转变为一个电源噪声。由于这种电源噪声，处于激活条件下的逻辑电路块124-2～n的虚电源线也显示一个大的电压降落，它会触发逻辑电路块124-2～n的误操作。
技术实现思路
本专利技术由于考虑前面所述的问题而被提出，因而本专利技术的一个总的目的是要提供这样一种半导体集成电路，它能够把在激活处于等待条件下逻辑电路块那个时刻所产生的电源噪声控制在一个较低水平上，从而防止其他处于激活条件下的逻辑电路块的误操作。本专利技术的另一个也是一个更专门的目的是提供供一种半导体集成电路，包括一第一电源线，对它提供第一电势；一个逻辑电路块，它包括一种有第一阈值电压的第一晶体管和许多第一电源端点；在第一电源线和逻辑电路块之间的第一漏电流截止电路和包括一种第二晶体管，它有比第一阈值电压更高的第二阈值电压，所述第一漏电流截止电路把第一电源线与许多第一电源端点电连接或电断开；和一个第一延迟控制电路它在逻辑电路块被激活时控制第一漏电流截止电路以先确定的时间延迟来顺序地把第一电源线和每个第一电源端点连接起来。在本专利技术的半导体集成电路中，当逻辑电路块被激活时，许多电源端点被对应的延迟控制电路的事先确定的时间延迟被顺序地连接到实际电源线上，从而在分时的基础上，把电荷供给到逻辑电路块去。因而，当逻辑电路块被激活时，实际电源线上的电压降落能够被减小，处于激活条件下的其他逻辑电路块的电源噪声也能够被减至一个小的值。相应地，由于电源噪声而引起的，处于激活条件下的其他逻辑电路块的误操作就能够被防止。附图说明图1是一张示意图，它给出用常规MT-MOS技术的半导体集成电路的一个电路例子。图2是说明漏电流截止电路和内部电路详细结构的一张简图。图3是说明用常规MT-MOS技术的半导体集成电路的问题的一张简图。图4是为说明本专利技术原理的半导体集成电路的一张示意图。图5是说明本专利技术的半导体集成电路第一个实施方案的示意结构图。图6是说明本专利技术第一实施方案的延迟控制电路操作的波形图。图7是说明本专利技术的半导体集成电路第二个实施方案的结构图。图8是说明本专利技术第二个实施方案的延迟控制电路操作的波形图。图9是说明本专利技术的半导体集成电路第三实施方案的结构图。图10是说明本专利技术第三个实施方案的半导体集成电路的修改例子的一张简图。图11是说明本专利技术第三个实施方案的半导体集成电路的修改例子的一张简图。图12是说明本专利技术的半导体集成电路第四个实施方本文档来自技高网...

【技术保护点】
一种半导体集成电路，包括： 一第一电源线，对它提供第一电势； 一逻辑电路块，它包括有第一阈值电压的第一晶体管，以及多个第一电源端点； 一第一漏电流截止电路，它是在第一电源线和逻辑电路块之间提供的，且包括具有第二阈值电压的第二晶体管，此第二阈值电压大于第一阈值电压，所述第一漏电流截止电路把第一电源线和多个第一电源端点电连接或断开；以及 一第一延迟控制电路，当逻辑电路块被激活时，该控制电路控制漏电流截止电路，以事先确定的时间延迟，顺序地把第一电源线和各个第一电源端点连接起来。

【技术特征摘要】
【国外来华专利技术】...

【专利技术属性】
技术研发人员：宫城觉，
申请(专利权)人：富士通株式会社，
类型：发明
国别省市：JP[日本]