本发明专利技术公开一种用于FPGA的可编程存储单元电路，该存储单元电路包括存储位置、电源、地；所述存储位置与地通过第一不可逆编程连接器件连接；所述存储位置与电源通过第二不可逆编程连接器件连接；在所述存储单元电路编程为0后，所述第一不可逆编程连接器件被不可逆编程为将所述存储位置与地永久连接；在所述存储单元电路编程为1后，所述第二不可逆编程连接器件被不可逆编程为将所述存储位置与电源永久连接。本发明专利技术通过以上技术方案，解决现有技术中用于FPGA的可编程存储单元电路安全性、可靠性偏低的技术问题。
【技术实现步骤摘要】
本专利技术涉及存储单元电路，尤其涉及一种用于FPGA的可编程存储单元电路。
技术介绍
FPGA(现场可编程门阵列)是由规则的逻辑阵列所组成，可通过不同的配置数据来实现不同的电路逻辑设计的一种结构，FPGA按配置数据的配置方法主要可分为三类I.基于SRAM(静态随机存取存储器)工艺进行配置的FPGA，是指一种将配置数据先写入到FPGA芯片外的PROM (可编程只读存储器)中，在FPGA开始工作时再从PROM中将配置数据读入到SRAM中，从而使FPGA实现特定的电路功能。其缺点是掉电后配置数据会丢失，应用时需将配置数据从PROM读取到SRAM来完成FPGA配置；在受到高能粒子和宇宙射线干扰时，易发生单粒子翻转，导致其存储数据的翻转，造成存储数据由O变为1，或者由I变为0，从而发生软错误，造成系统崩溃，因此，抗干扰能力较差、数据可靠性和安全性较较低；系统功耗较大、芯片密集度较差。2.基于Flash (快闪电擦除可编程只读存储器)技术进行配置的FPGA，是指一种将配置数据直接写入FPGA芯片内集成的快闪EEPROM中，再用快闪EEPR0M(电擦除可编程只读存储器)来配置存储器SRAM，从而使FPGA实现特定的电路功能。其缺点是功耗较大；容易发生软错误，抗干扰能力较差，数据安全性和可靠性较低；数据保持时间不够久。3.基于反熔丝(编程使原来不连在一起的点连接起来)技术进行配置的FPGA，是一种将配置数据直接写入FPGA中的配置存储单元中，从而使FPGA实现特定电路功能。这里FPGA的配置存储单元选用一次可编程(OTP)存储器。目前，一次可编程(OTP)存储单元电路结构主要分为两种一是浮栅结构，如没有透明窗(透明窗芯片封装顶部用来接收紫外线以实现数据 擦除的玻璃窗口)的传统浮栅结构的PR0M，其写入后就不能擦除，直到数据自动消失。该MOS(金属氧化物半导体)管存在两个叠在一起的栅极，下面一个栅极即为浮栅，其原理是通过在MOS管的源极和漏极之间加一定的较高电压，使载流子进入到浮栅上，编程结束后这些载流子被束缚在浮栅上，从而改变该MOS管的阈值电压(M0S管开启所需的栅极电压)，实现数据存储。这种结构的缺点是在受到如紫外光、高能粒子、微波等外界环境干扰时容易发生数据丢失，数据安全性和可靠性较低，而且，随着时间的推移，浮栅上的电荷会慢慢自动减少消失，所以其数据保持时间不够久。二是栅氧层击穿结构；如三管OTP存储单元结构，最上面的为可击穿的MOS管，中间的为保护MOS管，最下面的为单元使能管，其原理是通过是否击穿(在其栅极(G)和源漏极(S，D)加载一定的电压使其栅极和源漏极穿通，击穿后该MOS管就相当于一个电阻的作用)最上面的MOS管来实现数据存储，击穿了则存储数据1，未击穿则存储数据O。这种单元结构存在的缺点是编程完成后，中间的保护管打开，最下面的选择管关闭，存储O时其存储位置(中间保护管下面)其实为悬空状态，虽然默认该位置初始化后不存在电荷，为数据0，但在遭到如紫外光、高能粒子、微波等外界环境干扰时，极易发生软错误，造成数据串改，不适宜在要求配置数据高可靠性的场合用作FPGA的配置存储单元。因此，在数据安全性 、可靠性都要求较高的应用场合，现有技术中的可编程存储单元不能很好的满足要求；而且现有技术中的可编程存储单元工作时存在直流通路，会产生静态功耗，不利于进行低功耗设计。
技术实现思路
本专利技术提供一种用于FPGA的可编程存储单元电路，解决现有技术中用于FPGA的可编程存储单元电路安全性、可靠性偏低的技术问题。为解决上述技术问题，本专利技术采用以下技术方案一种用于FPGA的可编程存储单元电路，包括存储位置、电源、地；所述存储位置与地通过第一不可逆编程连接器件连接；所述存储位置与电源通过第二不可逆编程连接器件连接；在所述存储单元电路编程为O后，所述第一不可逆编程连接器件被不可逆编程为将所述存储位置与地永久连接；在所述存储单元电路编程为I后，所述第二不可逆编程连接器件被不可逆编程为将所述存储位置与电源永久连接。还包括在所述存储位置连接一互连开关，所述存储位置的电位用于控制所述互连开关的打开和关闭，所述存储位置连接至地时，所述互连开关关闭，所述存储位置连接至电源时，所述互连开关打开。所述第一不可逆编程连接器件包括第一 PMOS晶体管、第一反熔丝单元和第一NMOS晶体管，所述第一PMOS晶体管的源极连接电源，所述第一PMOS晶体管的栅极与所述第一NMOS晶体管的栅极连接至位线，所述第一 NMOS晶体管的源漏极中的一极接地，另一极与所述第一 PMOS晶体管的漏极连接至所述第一反熔丝单元一端，所述第一反熔丝单元另一端连接至所述存储位置。所述第一反熔丝单元为第一栅氧可击穿的MOS管，所述第一 NMOS晶体管的源漏极中的一极接地，另一极与所述第一 PMOS晶体管的漏极连接至所述第一栅氧可击穿的MOS管栅极，所述第一栅氧可击穿的MOS管的源极和/或漏极连接至所述存储位置。所述第二不可逆编程连接器件包括第二 PMOS晶体管和第二反熔丝单元，所述第二PMOS晶体管的源极连接电源，所述第二 PMOS晶体管的栅极通过一反相器连接至所述位线，所述第二 PMOS晶体管的漏极连接至所述第二反熔丝单元一端，所述第二反熔丝单元另一端连接至所述存储位置。所述第二反熔丝单元为第二栅氧可击穿的MOS管，所述第二 PMOS晶体管的漏极连接至所述第二栅氧可击穿的MOS管的栅极，所述第二栅氧可击穿的MOS管的源极和/或漏极连接至所述存储位置。所述可编程存储单元电路还包括读写控制接口电路，所述读写控制接口电路的一端连接所述位线，所述第一 PMOS晶体管的栅极与所述第一 NMOS晶体管的栅极连接至所述读写控制接口电路的另一端，所述第二 PMOS晶体管的栅极通过一反相器连接至所述读写控制接口电路的另一端。所述读写控制接口电路包括第三PMOS晶体管、第四PMOS晶体管、第二 NMOS晶体管和第三NMOS晶体管，所述第三PMOS晶体管、第四PMOS晶体管、第二 NMOS晶体管和第三NMOS晶体管的栅极相连；所述第三PMOS晶体管的漏极接至电源，源极与所述第二NMOS晶体管的源极连接，所述第一 PMOS晶体管的栅极与所述第一 NMOS晶体管的栅极连接在所述第三PMOS晶体管的源极与所述第二 NMOS晶体管的源极之间，所述第二 PMOS晶体管的栅极通过一反相器连接至所述第三PMOS晶体管的源极与所述第二 NMOS晶体管的源极之间；所述第二 NMOS晶体管的漏极与所述第四PMOS晶体管的漏极连接，所述第二 NMOS晶体管的漏极与所述第四PMOS晶体管的漏极之间连接位线； 所述第四PMOS晶体管的源极与所述第三NMOS晶体管的漏极相连，所述第三NMOS晶体管的源极接地。所述第二不可逆编程连接器件包括第四NMOS晶体管和第二反熔丝单元，所述第四NMOS晶体管的漏极连接电源，所述第四NMOS晶体管的栅极连接至所述位线，所述第四NMOS晶体管的源极连接至所述第二反熔丝单元一端，所述第二反熔丝单元另一端连接至所述存储位置。所述可编程存储单元电路还包括读写控制接口电路，所述读写控制接口电路的一端连接至所述位线，所述第一 PMOS晶体管的栅极与所述第一 NMOS晶体管的栅极连接至所述读写控制本文档来自技高网...
【技术保护点】
一种用于FPGA的可编程存储单元电路，其特征在于，包括存储位置、电源、地；所述存储位置与地通过第一不可逆编程连接器件连接；所述存储位置与电源通过第二不可逆编程连接器件连接；在所述存储单元电路编程为0后，所述第一不可逆编程连接器件被不可逆编程为将所述存储位置与地永久连接；在所述存储单元电路编程为1后，所述第二不可逆编程连接器件被不可逆编程为将所述存储位置与电源永久连接。
【技术特征摘要】
【专利技术属性】
技术研发人员：傅啟攀，温长清，
申请(专利权)人：深圳市国微电子股份有限公司，
类型：发明
国别省市：
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