静态RAM制造技术

本发明专利技术涉及静态RAM。一种静态RAM包括：多条字线；多对局部位线；与所述多对局部位线和所述多条字线的交叉点相对应地排列的多个存储单元；针对所述多对局部位线中的每个布置的电容共享电路；连接多个电容共享电路的公共连接线；和连接到所述多对局部位线的一对全局位线，其中所述电容共享电路包括连接在彼此相对应的局部位线对与所述公共连接线之间的两个N沟道晶体管。

【技术实现步骤摘要】

本文所讨论的实施例涉及静态RAM(随机存取存储器)。
技术介绍
静态RAM(SRAM)不需要如同DRAM(动态随机存取存储器)一样进行刷新，且因此以高速运作并用作高速存储器。另一方面，近年来，存在减少存储器的功耗的需求。为了实现具有较低功耗的存储器，优选减小工作电压。在DRAM中，如果减小了工作电压，就减小了存储单元中提供的电容器的充电电压，且因此，优选频繁执行刷新操作，因此，存在难以降低功耗的问题。结果，功·耗是通过减小SRAM的工作电压来减少的。常规SRAM具有多条字线和排列成彼此垂直的多对位线；多个静态存储单元，其与多条字线和多对位线的交叉点相对应地排列；多个列电路，其与每对位线相对应地排列；行译码器、列译码器、字线驱动器；和多个列开关。每个列电路具有感测放大器、预充电电路、均衡器、保持器电路、位线对分离开关等。图I为示出与一对位线相对应的一部分(S卩，普通SRAM的一列)的配置的图。此电路以位线对的组数来排列。如图I所示，SRAM具有沿横向平行延伸的多(n+1)条字线WLO至WLn、沿垂直方向平行延伸的一对位线BL和BLX、与所述多条字线和该对位线的交叉点相对应排列的多(n+1)个静态存储单元CO......Cn、与该对位线BL和BLX相对应提供的一对延伸的位线RD和RDX、形成该对位线BL和BLX与该对延伸的位线RD和RDX的连接电路的晶体管Tr和TrX、连接在该对位线BL与BLX之间的预充电电路PC和保持电路KP以及连接在该对延伸的位线RD与RDX之间的感测放大器SA和均衡器EQ。每个存储器为已知静态存储单元，其具有其中两个反相器的输入端与输出端彼此连接的触发器和在触发器的两个连接节点与该对位线BL和BLX之间提供的两个晶体管。两个晶体管的栅极连接到相应字线WL，且当将行选择信号施加到该字线时，使晶体管进入导电(导通)状态，且引起存储单元连接至该对位线BL和BLX的状态。该对位线BL和BLX非常长，且连接有若干(n+1)个存储单元CO......Cn。当预充电信号PRE转变为“低(L) ”时，预充电电路PC工作且将该对位线BL和BLX预充电至“高(H) ”电平，而当PRE处于H(关闭状态)时，预充电电路PC不工作。保持电路KP将该对位线BL和BLX的H侧上的位线保持在H。当列信号COL处于L时，使晶体管Tr和TrX进入导电状态，而当列信号COL处于H时，使晶体管Tr和TrX进入截止状态。当感测放大器启动信号SAE处于H时，感测放大器SA进入工作状态，并将该对位线BL和BLX中处于高电压侧上的一条位线放大至H且将处于低电压侧上的另一条位线放大至L，而当SAE处于L (关闭状态)时，感测放大器SA不工作。均衡器EQ具有与预充电电路PC相同的配置，且当均衡信号EQD处于L时，通过使该对位线BL和BLX短路而使其进入H状态，而当均衡信号EQD处于H(关闭状态)时，均衡器EQ不工作。图2为示出图I中所示的SRAM的读取操作的时序图。在此，分别地，WLO表示将施加到第零行中的字线WLO的行选择信号，BL/BLX表示该对位线BL和BLX的电压，且RD/RDX表示该对延伸的位线RD/RDX的电压。如上所述，多(n+1)个存储单元连接到该对位线BL和BLX，且行选择信号(在H时有效)被施加到一个存储单元的字线WL(在第零行中)，因此，使两个晶体管进入导电状态。响应于此，该对位线BL和BLX中一条位线的电压根据存储单元所存储的数据而下降。此时，列信号COL处于L，晶体管Tr和TrX处于导电状态，且因此，该对延伸的位线RD和RDX也以与该对位线BL和BLX相同的方式改变。另一方面，预充电信号PRE和均衡信号EQD处于H， 且预充电电路PC和均衡器EQ进入关闭状态。感测放大器启动信号SAE处于L，且感测放大器SA处于关闭状态。当该对位线BL和BLX以及该对延伸的位线RD和RDX中一条位线的电压下降时，感测放大器启动信号SAE变为H。此时，行选择信号、预充电信号PRE和列信号COL变为H，且均衡信号EQD被保持在H。响应于此，该对位线BL和BLX以及该对延伸的位线RD和RDX被断开，且该对位线BL和BLX的电压通过预充电电路PC而变为H。因为行选择信号变为L，所以存储单元CO从该对位线BL和BLX断开并维持与所存储的数据相对应的状态。感测放大器SA进行放大，从而使得该对延伸的位线RD和RDX中处于低电压侧上的一条位线变为L或者保持在L，而处于高电压侧上的另一条位线变为H或保持在H。该对延伸的位线RD和RDX的改变后状态通过列开关被通知给输出电路。当完成该对延伸的位线RD和RDX的状态到外部的输出时，感测放大器启动信号SAE变为L且感测放大器SA进入关闭状态，而均衡信号EQD变为L且均衡器EQ将该对延伸的位线RD和RDX变为H。以上述方式，该对位线BL和BLX以及该对延伸的位线RD和RDX 二者都变成H，且引起在其中执行下一读取的状态。以上为普通SRAM的读取工作。形成存储单元的晶体管的特性因制造工艺而变化。由于两个反相器的N沟道晶体管的特性变化，该对位线BL和BLX中变为L的那侧上的振幅量大为不同。换句话说，该对位线BL和BLX中的一条位线变为L的速度不同。在图2的BL/BLX中，分别地，a示出当N沟道晶体管具有良好特性时的改变，b示出当N沟道晶体管具有平均特性时的改变，且c示出当N沟道晶体管具有不良特性时的改变。另外，在图2的RD/RDX中，分别地，d示出当N沟道晶体管具有良好特性时的改变，e示出当N沟道晶体管具有平均特性时的改变，且f示出当N沟道晶体管具有不良特性时的改变。为了使感测放大器SA将该对延伸的位线RD和RDX中一条位线的电压已下降的那侧上的电压正确地放大到L，该对延伸的位线RD和RDX之间的电压差优选地为预定量或更大。换句话说，该对延伸的位线RD和RDX中另一条位线的电压处于H，且因此，较低电压优选地为预定值或更小。当N沟道晶体管的特性良好时不会出现问题，然而当N沟道晶体管的特性不良时，感测放大器启动信号SAE直到该对延伸的位线RD和RDX中一条位线的电压下降到预定值或更小时才会变为H。结果，该对延伸的位线RD和RDX中一条位线的电压下降到预定值或更小的时间决定了读取速度。如上所述，为了减少功耗，要减小工作电压，且因此，读取速度由于工作电压的减小而呈现出更为显著的降低。因为这样，使得难以在保持预定操作速度的同时充分减小工作电压。另外，在SRAM中，优选地，正确地读取存储在所有存储单元中的数据，并且优选地，根据存储单元将读取速度设置为工作中的最低速度。如果设定了这样的读取速度，那么当从带有具有平均特性或良好特性的晶体管的存储单元读取数据时，存储单元的晶体管因此大幅地改变该对位线BL和BLX中一条位线的电压，结果，即，换句话说，振幅量变大且增加了功耗。相关文件专利文件I日本特许公开专利文件No.2003-151280专利文件2日本特许公开专利文件No.H01-241093
技术实现思路
将一对位线配置为分级结构以减少功耗是已知的，然而，放大被执行从而使得具有大容量的整个该对位线具有大的振幅改变，因此，功耗没有得到充分降低。根据实施例，实现了在保持操作速度和可靠性的同时降低了其功耗的SRAM本文档来自技高网...

【技术保护点】
一种静态RAM，包括：多条字线；多对局部位线；与所述多对局部位线和所述多条字线的交叉点相对应地排列的多个存储单元；针对所述多对局部位线中的每对布置的电容共享电路；连接多个电容共享电路的公共连接线；和连接到所述多对局部位线的全局位线对，其中所述电容共享电路包括连接在彼此相对应的局部位线对与所述公共连接线之间的两个N沟道晶体管。

【技术特征摘要】
...

【专利技术属性】
技术研发人员：森胁真一，
申请(专利权)人：富士通半导体股份有限公司，
类型：发明
国别省市：