半导体集成电路和处理器制造技术

本公开涉及半导体集成电路和处理器。在一种实施例中，本发明专利技术公开了一种半导体集成电路，该半导体集成电路包括：第一逆变器；第二逆变器；第一晶体管，其中第一晶体管的一端与第一位线连接，以及第一晶体管的另一端与第一逆变器的第一输入端子连接；第一元件组，包含第二晶体管，其中第一元件组的一端与第一逆变器的第一输出端连接，以及第一元件组的另一端与第二位线连接；以及第二元件组，包含第三晶体管以及其磁阻可变的磁阻元件，其中第二元件组的一端与第一逆变器及第二逆变器连接，以及第二元件组的另一端与第一端子连接。

【技术实现步骤摘要】
本说明书所描述的实施例涉及半导体集成电路和处理器。
技术介绍
高速缓冲存储器是确定微处理器的性能的主要因素。由于高速缓冲存储器的面积占整个微处理器的面积的略小于一半，因而高速缓冲存储器的功率消耗占整个微处理器的 功率消耗的一大部分。按照常规，能够高速操作的SRAM (静态随机存取存储器)被用作微处理器的高速缓冲存储器。但是，由于SRAM是易失性存储器，因而要使数据持续存储于其中，则必须一直给它供电。因此，随着小型化程度的增加，产生了以下问题由于在SRAM中存在泄漏电流(leak current)，因而SRAM需要大的静态功耗。另一方面，微处理器的功率消耗能够通过采用非易失性存储器作为高速缓冲存储器来降低。但是，即使是在非易失性存储器当中能够以最高速度操作的MRAM (磁阻式随机存取存储器)也太慢而无法用作高速缓冲存储器。因此，现在期望能够以高到能够用作高速缓冲存储器的速度操作的非易失性存储器。
技术实现思路
本专利技术的目的是提供其中性能降低和电路面积增加得以抑制的非易失性存储器。根据本专利技术的示例性实施例，本专利技术提供了一种半导体集成电路。该半导体集成电路包括第一逆变器，包含第一输入端子和第一输出端子；第二逆变器，包含第二输入端子和第二输出端子，其中第二逆变器的第二输入端子与第一逆变器的第一输出端子连接，以及第二逆变器的第二输出端子与第一逆变器的第一输入端子连接；第一晶体管，其中第一晶体管的一端与第一位线连接，以及第一晶体管的另一端与第一逆变器的第一输入端子连接；第一元件组，包含多个第二晶体管，其中第一元件组的一端与第一逆变器的第一输出端连接，以及第一元件组的另一端与第二位线连接；以及第二元件组，包含多个第三晶体管以及其磁阻可变的磁阻元件，其中第二元件组的一端与第一逆变器及第二逆变器连接，以及第二元件组的另一端与第一端子连接，其中给定的电位被按照操作来施加于第一端子。如果磁阻元件处于小电阻状态，则磁阻元件的电阻值与第三晶体管的导通电阻值之和小于第一元件组的导通电阻值。如果磁阻元件处于大电阻状态，则磁阻元件的电阻值与第三晶体管的导通电阻值之和大于第一元件组的导通电阻值。根据该示例性实施例，可以提供其中性能降低和电路面积增加得以抑制的非易失性 SRAM。附图说明现在将参照附图来描述用于实现本专利技术的各种特征的总体架构。附图和相关的描述被提供用于例示本专利技术的实施例，而并非用于限定本专利技术的范围图I示出了根据本专利技术的第一实施例的非易失性SRAM的基本电路配置；图2是根据第一实施例的非易失性SRAM单元的状态转换图；图3示出了根据第一实施例的非易失性SRAM单元在SRAM模式中的一种操作；图4示出了根据第一实施例的非易失性SRAM单元在存储模式中的一种操作；图5示出了根据第一实施例的非易失性SRAM单元在存储模式中的另一种操作；图6是用于实现召回(recall)的根据第一实施例的非易失性SRAM单元的电路图； 图7示出了根据第一实施例的非易失性SRAM单元在被用作MRAM时操作的方式；图8示出了根据第一实施例的第一改型(modification)的非易失性SRAM单元的召回操作；图9示出了根据第一实施例的第二改型的非易失性SRAM单元的召回操作；图10示出了根据第一实施例的第二改型的另一种非易失性SRAM单元的召回操作；图11示出了采用根据第一实施例的非易失性SRAM单元的根据本专利技术的第二实施例的非易失性SRAM的基本结构；图12是采用图11的非易失性SRAM作为高速缓存的信息处理装置的框图；图13示出了采用根据第一实施例的非易失性SRAM单元的根据本专利技术的第三实施例的一种FPGA ;以及图14示出了采用根据第一实施例的非易失性SRAM单元的根据本专利技术的第三实施例的另一种FPGA。具体实施例方式本专利技术的实施例将在下面参照附图来描述。(实施例I)图I示出了根据本专利技术的第一实施例的非易失性SRAM单元10的基本电路架构。如图I所示，非易失性SRAM单元10具有逆变器11和12、晶体管21-23及MTJ (磁性隧道结)31。第一和第二逆变器11和12每个都包括P沟道MOSFET和η沟道M0SFET，该P沟道MOSFET和η沟道MOSFET彼此串联连接并被设置于两个供电端子Vdd和Vss之间。第一和第二逆变器11和12彼此交叉耦接。第一晶体管21的栅极、源极和漏极分别连接到字线WL、第一位线BL以及第一逆变器11的输入端子。第二晶体管22的栅极、源极和漏极分别连接到字线WL、第二位线BLB以及第二逆变器12的输入端子。第三晶体管23的栅极、源极和漏极分别连接到开关线SL、交叉耦接的逆变器11和12以及MTJ 31。MTJ 31是具有磁化固定层311、非磁性层312和磁化自由层313的自旋注入式磁阻元件。非磁性层312是隧穿绝缘层，或者由非磁性金属制成。MTJ 31的磁化固定层311和磁化自由层313分别连接到第三晶体管23和公共电位电极。在MTJ 31中，磁化自由层313的自旋方向根据写入电流方向被从与磁化固定层311的方向平行的方向转变为与其反向平行的方向，或者被从与磁化固定层311的方向反向平行的方向转变为与其平行的方向。MTJ 31的电阻在磁化固定层311和磁化自由层313的自旋方向相互平行时为小，而在它们相互反向并行时为大。在下面的描述中，假定当写入电流被促使沿着从磁化固定层311到磁化自由层313的方向流动时，如果磁化固定层311和磁化自由层313的自旋方向已经是彼此平行的，则它们转变成为彼此反向平行的(从小电阻到大电阻)；以及当写入电流被促使沿着从磁化自由层313到磁化固定层311的方向流动时,如果磁化固定层311和磁化自由层313的自旋方向已经是彼此反向平行的，则它们转变成为彼此平行的(从大电阻到小电阻)。下面将描述以上所配置的非易失性SRAM单元10的操作方式。图2是非易失性SRAM单元10的状态转换图。如果控制电路(没有示出)判断非易失性SRAM单元10将被访问，则非易失性SRAM单元10被供电的状态被维持，并且非易失性SRAM单元10作为SRAM单元来操作。在下文中，这种状态将称为SRAM模式。当非易失性SRAM单元10处于SRAM模式时，能够对其执行高速的数据读取和写入。 另一方面，如果控制电路判断非易失性SRAM单元10将不被访问，则MTJ 31存储数据并且非易失性SRAM单元10被断电(称为断电状态(参见图2))。泄漏电流因而能够得以减小。如上所述，数据在非易失性SRAM单元10没有被供电时被存储于MTJ 31中，以及在非易失性SRAM单元10被供电时被存储于SRAM部分中。为此，将数据从SRAM部分转移到MTJ 31的处理(其中执行该处理的状态在下文中称为存储模式)在非易失性SRAM单元10断电之前执行。以及使数据从MTJ 31返回到SRAM部分的处理(其中执行该处理的状态在下文中称为召回模式)在非易失性SRAM单元10再次通电时执行。更具体而言，非易失性SRAM单元10的状态按照以下方式来转换。如果控制电路(没有示出)判断非易失性SRAM单元10将被访问，则使非易失性SRAM单元10变为SRAM模式。如果其后控制电路判断非易失性SRAM单元10将不被访问，则进行从SRAM模式到存储模式的转换。当本文档来自技高网...

【技术保护点】
一种半导体集成电路，包括：第一逆变器，包含第一输入端子和第一输出端子；第二逆变器，包含第二输入端子和第二输出端子，其中所述第二逆变器的所述第二输入端子与所述第一逆变器的所述第一输出端子连接，以及所述第二逆变器的所述第二输出端子与所述第一逆变器的所述第一输入端子连接；第一晶体管，其中所述第一晶体管的一端与第一位线连接，以及所述第一晶体管的另一端与所述第一逆变器的所述第一输入端子连接；第一元件组，包含多个第二晶体管，其中所述第一元件组的一端与所述第一逆变器的所述第一输出端连接，以及所述第一元件组的另一端与第二位线连接；以及第二元件组，包含多个第三晶体管以及其磁阻可变的磁阻元件，其中所述第二元件组布置于所述第二逆变器的所述第二输出端子与第一端子之间，或者布置于所述第一晶体管与所述第一端子之间，并且其中给定的电位按照操作被施加于所述第一端子，以及其中如果所述磁阻元件处于小电阻状态，则所述磁阻元件的电阻值与所述第三晶体管的导通电阻值之和小于所述第一元件组的导通电阻值，以及其中如果所述磁阻元件处于大电阻状态，则所述磁阻元件的电阻值与所述第三晶体管的导通电阻值之和大于所述第一元件组的导通电阻值。

【技术特征摘要】
2011.07.28 JP 2011-1660701.一种半导体集成电路，包括 第一逆变器，包含第一输入端子和第一输出端子； 第二逆变器，包含第二输入端子和第二输出端子，其中所述第二逆变器的所述第二输入端子与所述第一逆变器的所述第一输出端子连接，以及所述第二逆变器的所述第二输出端子与所述第一逆变器的所述第一输入端子连接； 第一晶体管，其中所述第一晶体管的一端与第一位线连接，以及所述第一晶体管的另一端与所述第一逆变器的所述第一输入端子连接； 第一元件组，包含多个第二晶体管，其中所述第一元件组的一端与所述第一逆变器的所述第一输出端连接，以及所述第一元件组的另一端与第二位线连接；以及 第二元件组，包含多个第三晶体管以及其磁阻可变的磁阻元件，其中所述第二元件组布置于所述第二逆变器的所述第二输出端子与第一端子之间，或者布置于所述第一晶体管与所述第一端子之间，并且其中给定的电位按照操作被施加于所述第一端子，以及 其中如果所述磁阻元件处于小电阻状态，则所述磁阻元件的电阻值与所述第三晶体管的导通电阻值之和小于所述第一元件组的导通电阻值，以及 其中如果所述磁阻元件处于大电阻状态，则所述磁阻元件的电阻值与所述第三晶体管的导通电阻值之和大于所述第一元件组的导通电阻值。2.根据权利要求I所述的电路，还包括 控制电路，配置用于使所述第二位线和所述第一端子接地，并且用于在所述半导体集成电路被供电时使所述第一元件组中的所述第二晶体管和布置于所述第二逆变器的所述第二输出端子与所述第一端子之间的所述第三晶体管导通。3.根据权利要求2所述的电路，其中所述控制电路通过将参考电压的一半施加于所述第一端子以及在所述半导体集成电路断电之前使所述第三晶体管导通来允许写入电流流过所述磁阻元件。4.一种半导体集成电路,包括 第一逆变器，包含第一输入端子和第一输出端子； 第二逆变器，包含第二输入端子和第二输出端子，其中所述第二逆变器的所述第二输入端子与所述第一逆变器的所述第一输出端子连接，以及所述第二逆变器的所述第二输出端子与所述第一逆变器的所述第一输入端子连接； 第一晶体管，其中所述第一晶体管的栅极与字线连接，所述第一晶体管的一端与第一位线连接，以及所述第一晶体管的另一端与所述第一逆变器的所述第一输入端子连接；第二晶体管，其中所述第二晶体管的栅极与所述字线连接，所述第二晶体管的一端与所述第一逆变器的所述第一输出端子连接； 第三晶体管，其中所述第三晶体管的一端与所述第一逆变器的所述第一输入端子连接； 磁阻元件，其磁阻可变并且与所述第三晶体管的另一端连接； 第四晶体管，其中所述第四晶体管的一端与所述第二晶体管连接，以及所述第四晶体管的另一端与第二位线连接；以及 第五晶体管，其中所述第五晶体管的一端与...

【专利技术属性】
技术研发人员：藤田忍，安部恵子，
申请(专利权)人：株式会社东芝，
类型：发明
国别省市：