一种静态随机存储器保存状态低漏电电源电路制造技术

本实用新型专利技术适用于集成电路领域，提供了一种静态随机存储器保存状态低漏电电源电路，包括电源控制电路，所述电源控制电路为NMOS管顶部连接。本实用新型专利技术采用NMOS管顶部连接，在NMOS由于工艺偏差处于较强时，能有效跟随漏电，不会令SRAM轨到轨电压下降过快，同样存在衬底偏置效应，使其阈值能够随电源电压上升而上升，降低高电压下保持漏电流。（*该技术在2022年保护过期，可自由使用*）

【技术实现步骤摘要】

本技术属于集成电路领域，尤其涉及一种静态随机存储器保存状态低漏电电源电路。
技术介绍
静态随机存储器(Static RAM, SRAM)保存状态低漏电电源电路可分为两大类，一类是顶部(header)设计，另一类是尾部(footer)设计。电路一般有三种主要的结构，如图I所示。电源控制电路100为标准的header设计，电源控制电路101为标准footer设计，10和11均为二极管(diode)连接，使静态随机存储器轨到轨电压下降一个阈值。10、11的阈值在高电源电压状态下与低电源电压状态下基本一致，使得电源电压较高时，减少保持 漏电流有限。电源控制电路102为footer改进接法，也为diode连接，但是12存在衬底偏压效应，使其阈值随电源电压上升而上升，能有效降低高电压下保持漏电流。但是考虑到静态随机存储器的N型金属-氧化物-半导体晶体管(NMOS)漏电占主导，当存在工艺偏差和电源电压变化时，漏电流会跟随其变化。
技术实现思路
本技术所要解决的技术问题是提供一种静态随机存储器保存状态低漏电电源电路，旨在解决现有静态随机存储器保存状态低漏电电源电路中，当NMOS存在工艺偏差和电源电压变化时，漏电流会跟随其变化的问题。本技术的技术方案是这样实现的，一种静态随机存储器保存状态低漏电电源电路，包括电源控制电路，所述电源控制电路为NMOS管顶部连接。进一步地，所述电源控制电路包括一个NMOS 二极管连接。所述NMOS管的漏极接电源，漏极与栅极相连形成NMOS 二极管连接，源极与SRAM连接，衬底与地线相连。所述NMOS管为标准阈值NMOS管、低阈值NMOS管，或者高阈值NMOS管。所述电源控制电路包括两个串联的NMOS 二极管连接。 所述NMOS管为低阈值器件或者标准阈值NMOS管。本技术实施例采用NMOS管顶部连接，在NMOS由于工艺偏差处于较强时，能有效跟随漏电，不会令SRAM轨到轨电压下降过快，同样存在衬底偏置效应，使其阈值能够随电源电压上升而上升，降低高电压下保持漏电流。附图说明图I是现有技术提供的静态随机存储器保存状态低漏电电源电路的实现原理图图2是本技术第一实施例提供的静态随机存储器保存状态低漏电电源电路的实现原理图；图3是本技术第二实施例提供的静态随机存储器保存状态低漏电电源电路的实现原理图；图4是本技术第三实施例提供的静态随机存储器保存状态低漏电电源电路的实现原理图。具体实施方式为了使本技术的目的、技术方案及优点更加清楚明白，以下结合附图及实施例，对本技术进行进一步详细说明。应当理解，此处所描述的具体实施例仅仅用以解释本技术，并不用于限定本技术。本技术实施例中的静态随机存储器保存状态低漏电电源电路采用NMOS管顶部连接。 图2给出了本技术第一实施例提供的静态随机存储器保存状态低漏电电源电路的实现原理图。该静态随机存储器保存状态低漏电电源电路采用NMOS管顶部连接，包括电源控制电路201和SRAM。电源控制电路201中，NMOS管的漏极接电源，漏极与栅极相连形成NMOS 二极管连接20，源极与SRAM连接，衬底与地线相连。在工作时SRAM处于保持状态，NMOS 二极管连接20使SRAM的轨到轨电压降低至少一个阈值电压。不会使SRAM的轨对轨电压下降太快。当电源电压升高或降低时，NMOS管的阈值电压也能跟随电源电压的变化而上升或下降。这样就能有效的减少保持漏电流。作为本技术的一个实施例，图2中的NMOS管可以采用标准阈值NMOS管或者低阈值NMOS管。在采用低阈值NMOS管时，工作时该电源控制电路NMOS阈值电压低，可以SRAM的轨到轨电压下降幅度变小。图3是本技术第二实施例中静态随机存储器保存状态低漏电电源电路的实现原理。该实施例中，在电源控制电路202中，NMOS 二极管连接22采用的是高阈值NMOS管。工作时，该电源控制电路的NMOS在高电压下能够保证提供给SRAM的电流基本不受电源电压变化的影响。图4技术第三实施例中静态随机存储器保存状态低漏电电源电路的实现原理。该实施例中，在电源控制电路202中，NMOS 二极管连接采用NMOS 二极管串联，即将NMOS 二极管连接23与NMOS 二极管连接24相连。NMOS管可以是低阈值NMOS管或者标准阈值NMOS管。工作时NMOS 二极管串联，使SRAM轨到轨电压下降两个阈值电压，而且在工艺偏差处于较强状态时，或较低电压高温状态下，仍然具有很强的保持能力。本技术实施例采用NMOS管顶部连接，在NMOS由于工艺偏差处于较强时，能有效跟随漏电，不会令SRAM轨到轨电压下降过快，同样存在衬底偏置效应，使其阈值能够随电源电压上 升而上升，降低高电压下保持漏电流。以上所述仅为本技术的较佳实施例而已，并不用以限制本技术，凡在本技术的精神和原则之内所作的任何修改、等同替换和改进等，均应包含在本技术的保护范围之内。权利要求1.一种静态随机存储器保存状态低漏电电源电路，包括电源控制电路，其特征在于，所述电源控制电路为NMOS管顶部连接。2.如权利要求I所述的静态随机存储器保存状态低漏电电源电路，其特征在于，所述电源控制电路包括一个NMOS 二极管连接。3.如权利要求2所述的静态随机存储器保存状态低漏电电源电路，其特征在于，所述NMOS管的漏极接电源，漏极与栅极相连形成NMOS 二极管连接，源极与SRAM连接，衬底与地线相连。4.如权利要求I所述的静态随机存储器保存状态低漏电电源电路，其特征在于，所述NMOS管为标准阈值NMOS管、低阈值NMOS管，或者高阈值NMOS管。5.如权利要求I所述的静态随机存储器保存状态低漏电电源电路，其特征在于，所述电源控制电路包括两个串联的NMOS 二极管连接。6.如权利要求5所述的静态随机存储器保存状态低漏电电源电路，其特征在于，所述NMOS管为低阈值器件或者标准阈值NMOS管。专利摘要本技术适用于集成电路领域，提供了一种静态随机存储器保存状态低漏电电源电路，包括电源控制电路，所述电源控制电路为NMOS管顶部连接。本技术采用NMOS管顶部连接，在NMOS由于工艺偏差处于较强时，能有效跟随漏电，不会令SRAM轨到轨电压下降过快，同样存在衬底偏置效应，使其阈值能够随电源电压上升而上升，降低高电压下保持漏电流。文档编号G11C11/413GK202758619SQ20122042263公开日2013年2月27日 申请日期2012年8月24日 优先权日2012年8月24日专利技术者张一平, 郑坚斌 申请人:苏州兆芯半导体科技有限公司本文档来自技高网...

【技术保护点】
一种静态随机存储器保存状态低漏电电源电路，包括电源控制电路，其特征在于，所述电源控制电路为NMOS管顶部连接。

【技术特征摘要】

【专利技术属性】
技术研发人员：张一平，郑坚斌，
申请(专利权)人：苏州兆芯半导体科技有限公司，
类型：实用新型
国别省市：