一种基于自动地周期性读操作的读取速度测量电路制造技术

本发明专利技术公开了一种基于自动地周期性读操作的读取速度测量电路，其包括至少两个SRAM，两个以上的SRAM为完全相同的同步上升沿触发SRAM，每个单独的SRAM包括读地址Address、输出数据DO端和时钟CK端，所述SRAM为需要测量的SRAM，所述读地址Address和输出数据DO相互连接，至少两个SRAM的DO端和时钟CK端之间设置有边沿产生上升沿电路，所述边沿产生上升沿电路输出的上升沿信号在经过一定的时间后跳变为低电平。其测量精度高；测量电路设计简单；测量程序开发简单；测量时间和工作量减少。

【技术实现步骤摘要】
一种基于自动地周期性读操作的读取速度测量电路
本专利技术属于集成电路测量领域，尤其涉及静态随机存储器IP延时测量电路。
技术介绍
传统的测量电路，当需要测量SRAMIP的读取速度时，通常用连接SRAM端口的输入与输出PAD之间的延时，来表征SRAM的读取速度，如图1所示。但PAD与SRAM输入/输出端口之间PAD互连线的寄生电阻R和寄生电容C比较大，导致PAD与SRAM输入/输出端口的延时比较大，大大影响了SRAM读写延时测量。因此，输入和输出PAD之间的延时并不能准确表征SRAMIP的读取速度。另外，现有的SRAMIP读取速度测量电路如图2所示，当Si和So开关分别与a，b连接时，工作在测量模式，在该模式下，通过PADi施加一个时钟信号，调节奇数个反相器构成的延时链的Tdelay值，当DFF刚好采集到SRAM的输出DO并通过PADq观察到时，将Si和So开关都连接到c端，此时工作在环振模式，PADo端输出一个周期为2*Tdelay的方波信号，此时SRAMIP的读取时间实际为Tinv+Tdelay，由于Tinv很小，认为SRAM的读取时间Tcq＝Tdelay，即延时值Tdelay表征了SRAMIP的读出速度。这种测量方法，通过反复地调整反相器链的级数和尺寸来寻找Tcq，比较耗时。
技术实现思路
本专利技术所要解决的技术问题是提供一种能够较为准确地测量SRAMIP的读取速度，且外围电路设计简单的测量电路。本专利技术解决其技术问题所采用的技术方案是：一种基于自动地周期性读操作的读取速度测量电路，包括至少两个SRAM，两个SRAM为完全相同的同步上升沿触发SRAM，此为需要测量的SRAM，将每个单独SRAM的读地址Address和输出数据DO连接在一起，在两个SRAM的DO端和时钟CK端增加一个边沿产生上升沿电路。其中，边沿产生上升沿电路要求其输出的上升沿信号经过一定的时间后会跳变为低电平。所述边沿产生上升沿电路输出的上升沿在经过时钟CK时间的三分之一后跳变为低电平。上述两个SRAM的输出数据DO端分别为DO0和DO1，在系统运行稳定以后，端口DO0和DO1变成周期相同的方波信号，且周期为4*(Tcq+Tp)，Tcq为SRAM的读出延时，Tp为边沿产生上升沿电路的延时，其远远小于Tcq。因此，SRAM的读出延时为DO0或DO1端口的高或者低电平时间宽度值的一半。本专利技术一种基于自动地周期性读操作的读取速度测量电路的有益效果主要表现为：1、测量精度高；2、测量电路设计简单；3、测量程序开发简单；4、测量时间和工作量减少。附图说明图1是SRAMIP读取速度的测量电路示意图。图2是现有的SRAMIP读取速度的测量电路示意图。图3是SRAM读出延时Tcq的测量电路方框示意图。图4是SRAM读取速度的测量电路方框示意图。图5是两个SRAM经历的读出操作方框示意图。图6是两个SRAM的CK和DO端波形变化过程示意图。具体实施方式下面结合附图及实施例描述本专利技术具体实施方式：作为本专利技术一种基于自动地周期性读操作的读取速度测量电路的最佳实施方式，如图3所示，其包括至少两个SRAM，两个SRAM为完全相同的同步上升沿触发SRAM，此为需要测量的SRAM，将每个单独SRAM的读地址Address和输出数据DO连接在一起，在两个SRAM的DO端和时钟CK端之间增加一个边沿产生上升沿电路。其中，边沿产生上升沿电路要求其输出的上升沿信号经过一定的时间后会跳变为低电平。上述两个SRAM的输出数据DO端分别为DO0和DO1，在系统运行稳定以后，端口DO0和DO1变成周期相同的方波信号，且周期为4*(Tcq+Tp)，Tcq为SRAM的读出延时，Tp为边沿产生上升沿电路的延时，其远远小于Tcq。因此，SRAM的读出延时为DO0或DO1端口的高或者低电平时间宽度值的一半。如图4所示，其为本专利技术基于自动地周期性读操作的读取速度测量电路。在具体实施时，在接入提出的测量电路前，先通过BIST接口对两个SRAM进行初始化，其初始化包括：(1)对两个SRAM的0号地址写入数据1、1号地址写入数据0；(2)对两个SRAM的1号地址都至少进行一次数据读取，使其输出端DO都变为0。接入测量电路后，两个SRAM的DO和Address端都变为0。在PADi端口施加一个边沿输入，使得边沿产生上升沿电路A的输出端CK1产生一个上升沿信号，经过一定的时间后又跳变为低电平，从而SRAM1就会对0号地址进行读取，读出的数据值为1，读出数据稳定后，读地址变为1。DO1的变化使得CK0也产生一个上升沿信号，经过一定的时间后又跳变为低电平，从而SRAM0就会对1号地址进行数据读取，读出的数据值为0，读出数据稳定后，读地址变为0。之后两个SRAM经历的数据读出操作如图5所示，以4个操作构成一次循环。如图6所示，其为两个SRAM的时钟端CK和数据输出端DO的波形变化过程。图中，虚线箭头表示边沿产生上升沿电路的延时Tp，实线箭头表示SRAM的读出延时Tcq，从图5中可以看到DO0和DO1的高或者低电平时间宽度都为2*(Tp+Tcq)。如前所述，Tp可以忽略不计，且PAD(DO0)和PAD(DO1)是对应DO经过一个固定延时TPAD后的信号。因此，SRAM的读出延时Tcq为PAD(DO0)或者PAD(DO1)端口高或者低电平时间宽度的一半，即该延时值Tcq表征了SRAMIP的读取速度。上面结合附图对本专利技术优选实施方式作了详细说明，但是本专利技术不限于上述实施方式，在本领域普通技术人员所具备的知识范围内，还可以在不脱离本专利技术宗旨的前提下做出各种变化。不脱离本专利技术的构思和范围可以做出许多其他改变和改型。应当理解，本专利技术不限于特定的实施方式，本专利技术的范围由所附权利要求限定。本文档来自技高网...

【技术保护点】
一种基于自动地周期性读操作的读取速度测量电路，其特征在于，包括至少两个SRAM，两个以上的SRAM为完全相同的同步上升沿触发SRAM，每个单独的SRAM包括读地址Address、输出数据DO端和时钟CK端，所述SRAM为需要测量的SRAM，所述读地址Address和输出数据DO相互连接，至少两个SRAM的DO端和时钟CK端之间设置有边沿产生上升沿电路，所述边沿产生上升沿电路输出的上升沿在经过一定的时间后跳变为低电平。

【技术特征摘要】
1.一种基于自动地周期性读操作的读取速度测量电路，其特征在于，包括至少两个SRAM，两个以上的SRAM为完全相同的同步上升沿触发SRAM，每个单独的SRAM包括读地址Address、输出数据DO端和时钟CK端，所述SRAM为需要测量的SRAM，所述读地址Address和输出数据DO相互连接，至少两个SRAM的DO端和时钟CK端之间设置有边沿产生上升沿电路，所述边沿产生上升沿电路输出的上升沿在经过一定的时间后跳变为低电平。2.根据权利要求1所述的一种基于自动地周...

【专利技术属性】
技术研发人员：朱小荣，张一平，周全，郑坚斌，
申请(专利权)人：苏州兆芯半导体科技有限公司，
类型：发明
国别省市：江苏;32