用于存内计算的乘法器数字电路、芯片、电子设备制造技术

一种用于存内计算的乘法器数字电路、芯片、电子设备，所述电路包括：至少一行乘法运算结构，每行乘法运算结构包括：输入缓冲电路、存内运算存储单元、以及输出缓冲电路；存内运算存储单元包括：一个传输单元和一个标准6T SRAM单元；所述标准6T SRAM单元用于写入权值，传输单元用于实现权值与数字信号的乘法运算，并将得到的运算结果传送给输出缓冲电路。利用本发明专利技术方案，可以减少存内计算所需晶体管的数量，进而减小存储器的体积。进而减小存储器的体积。进而减小存储器的体积。

【技术实现步骤摘要】
用于存内计算的乘法器数字电路、芯片、电子设备


[0001]本专利技术涉及数字电路
，具体地涉及一种用于存内计算的乘法器数字电路、芯片、电子设备。

技术介绍

[0002]近年来，存内计算(Processing in Memory，PIM)已经逐渐成为业界和学界公认的趋势。存内计算是指在内存中完成部分计算，在处理器中完成部分计算。相较于内存计算将计算所需的所有数据放入到内存中，所有计算由处理器完成，存内计算降低了数据在内存与高速缓存、高速缓存与CPU之间移动的能耗，提高内存计算系统的性能。
[0003]存内计算技术虽然优化了存储单元和逻辑单元的结构，缓解了数据搬运问题，提升了CPU的运算速度，从而显著降低了能耗。但伴随着技术的发展，存内计算还面临着硬件资源复用、单元设计、模拟运算优化等系列实际技术问题有待解决。
[0004]基于数字芯片和存储器一体的技术，主要通过在存储器中植入计算模块或者逻辑单元来实现简单的数据运算。目前，实现乘法器的存储单元中晶体管个数通常较多，使得存储单元体积较大，不利于产品集成化和小型化的应用。

技术实现思路

[0005]本专利技术实施例提供一种用于存内计算的乘法器数字电路、芯片、电子设备，以减少存内计算所需晶体管的数量，进而减小存储器的体积。
[0006]为此，本专利技术实施例提供如下技术方案：
[0007]本专利技术实施例提供一种用于存内计算的乘法器数字电路，所述电路包括：至少一行乘法运算结构，每行乘法运算结构包括：依次连接的输入缓冲电路、存内运算存储单元、以及输出缓冲电路；
[0008]所述输入缓冲电路，用于输入数字信号并对输出信号进行预充电，将所述数字信号传送给所述存内运算存储单元；
[0009]所述存内运算存储单元包括：一个传输单元和一个标准6T SRAM单元；所述标准6T SRAM单元包括：第一存储节点和第二存储节点；所述传输单元的第一端与所述输入缓冲电路的输出端连接，所述传输单元的第二端与所述输出缓冲电路的输入端连接，所述传输单元的第三端与所述第一存储节点或所述第二存储节点连接；所述标准6T SRAM单元用于写入权值；所述传输单元用于实现所述权值与所述数字信号的乘法运算，并将得到的运算结果传送给所述输出缓冲电路；
[0010]所述输出缓冲电路，用于对输入信号进行预充电，并输出所述运算结果。
[0011]可选地，所述传输单元为NMOS晶体管。
[0012]可选地，所述传输单元为NMOS晶体管，所述NMOS晶体管的漏级为所述第一端，所述NMOS晶体管的源极为所述第二端，所述NMOS晶体管的栅极为所述第三端，所述第三端连接所述标准6T SRAM单元的第一存储节点。
[0013]可选地，所述传输单元为NMOS晶体管，所述NMOS晶体管的漏级为所述第一端，所述NMOS晶体管的源极为所述第二端，所述NMOS晶体管的栅极为所述第三端，所述第三端连接所述标准6T SRAM单元的第二存储节点。
[0014]可选地，所述传输单元为NMOS晶体管，所述NMOS晶体管的栅级为所述第一端，所述NMOS晶体管的漏极为所述第二端，所述NMOS晶体管的源极为所述第三端，所述第三端连接所述标准6T SRAM单元的第二存储节点。
[0015]可选地，所述传输单元为NMOS晶体管，所述NMOS晶体管的栅级为所述第一端，所述NMOS晶体管的漏极为所述第二端，所述NMOS晶体管的源极为所述第三端，所述第三端连接所述标准6T SRAM单元的第一存储节点。
[0016]可选地，所述传输单元包括：一个NMOS晶体管和一个PMOS晶体管组成的标准传输门电路，其中NMOS晶体管的源极与PMOS晶体管的源极相连接，NMOS晶体管的漏极和PMOS晶体管的漏极相连接，NMOS晶体管的栅极的电位与PMOS晶体管的栅极的电位互为相反。
[0017]可选地，所述输入缓冲电路和所述输出缓冲电路均具有预充电控制端，并且所述输入缓冲电路的预充电控制端与所述输出缓冲电路的预充电控制端连接。
[0018]可选地，所述输入缓冲电路包括：反相器、传输门电路、以及预充电电路。
[0019]可选地，所述输出缓冲电路包括：反相器和预充电电路。
[0020]可选地，所述乘法运算结构有多行，用于并行输入多位数字信号。
[0021]本专利技术实施例还提供一种芯片，包括前面所述的用于存内计算的乘法器数字电路。
[0022]本专利技术实施例还提供一种电子设备，包括前面所述的用于存内计算的乘法器数字电路。
[0023]本专利技术实施例提供的用于存内计算的乘法器数字电路，基于一个传输单元和一个标准6T SRAM单元实现权重和数据输入的乘法运算，大大减少了存储单元中晶体管的数量，可以有效缩小存储单元的体积，方便了产品集成化和小型化的应用。
附图说明
[0024]图1是现有的标准6T SRAM单元的结构示意图；
[0025]图2是本专利技术实施例用于存内计算的乘法器数字电路的结构框图；
[0026]图3是本专利技术实施例中7T SRAM的一种电路示意图；
[0027]图4是本专利技术实施例中7T SRAM的另一种电路示意图；
[0028]图5是本专利技术实施例中7T SRAM的另一种电路示意图；；
[0029]图6是本专利技术实施例中7T SRAM的另一种电路示意图；
[0030]图7是本专利技术实施例中输入缓冲电路的原理图；
[0031]图8是本专利技术实施例中输出缓冲电路的原理图；
[0032]图9是本专利技术实施例实现四位乘法运算的存内计算的乘法器数字电路示意图。
具体实施方式
[0033]为使本专利技术的上述目的、特征和有益效果能够更为明显易懂，下面结合附图对本专利技术的具体实施例做详细的说明。
[0034]针对现有技术中实现乘法器的存储单元中晶体管个数较多，不利用产品集成化和小型化的应用的问题，本专利技术实施例提供一种用于存内计算的乘法器数字电路，基于两个预充电电路即输入缓冲电路和输出缓冲电路，以及存内运算存储单元的电路架构实现数字电路乘法运算。其中，存内运算存储单元由一个传输单元和一个标准6T SRAM(Static Random
‑
Access Memory，静态随机存取存储器)单元组成，该传输单元可以由一个NMOS晶体管来实现(即由一个NMOS晶体管与一个标准6T SRAM组成，为了描述方便，将其称为7管存储单元架构，简称为7T SRAM)，也可以由一个NMOS晶体管和一个PMOS晶体管组成的标准传输门电路来实现。
[0035]下面先简要介绍现有的标准6T SRAM单元的内部结构和SRAM的读写操作过程。
[0036]如图1所示，现有的标准6T SRAM单元的结构示意图。所述6T SRAM，其中T是指晶体管，即SRAM的基本存储单元是由6个晶体管构成的。
[0037]标准6T SRAM单元由M1、M2、M3、M4、M5、M6六个晶体管共同组成标准6本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种用于存内计算的乘法器数字电路，其特征在于，所述电路包括：至少一行乘法运算结构，每行乘法运算结构包括：依次连接的输入缓冲电路、存内运算存储单元、以及输出缓冲电路；所述输入缓冲电路，用于输入数字信号并对输出信号进行预充电，将所述数字信号传送给所述存内运算存储单元；所述存内运算存储单元包括：一个传输单元和一个标准6T SRAM单元；所述标准6T SRAM单元包括：第一存储节点和第二存储节点；所述传输单元的第一端与所述输入缓冲电路的输出端连接，所述传输单元的第二端与所述输出缓冲电路的输入端连接，所述传输单元的第三端与所述第一存储节点或所述第二存储节点连接；所述标准6T SRAM单元用于写入权值；所述传输单元用于实现所述权值与所述数字信号的乘法运算，并将得到的运算结果传送给所述输出缓冲电路；所述输出缓冲电路，用于对输入信号进行预充电，并输出所述运算结果。2.根据权利要求1所述的用于存内计算的乘法器数字电路，其特征在于，所述传输单元为NMOS晶体管。3.根据权利要求2所述的用于存内计算的乘法器数字电路，其特征在于，所述传输单元为NMOS晶体管，所述NMOS晶体管的漏级为所述第一端，所述NMOS晶体管的源极为所述第二端，所述NMOS晶体管的栅极为所述第三端，所述第三端连接所述标准6T SRAM单元的第一存储节点。4.根据权利要求2所述的用于存内计算的乘法器数字电路，其特征在于，所述传输单元为NMOS晶体管，所述NMOS晶体管的漏级为所述第一端，所述NMOS晶体管的源极为所述第二端，所述NMOS晶体管的栅极为所述第三端，所述第三端连接所述标准6T SRAM单元的第二存储节点。5.根据权利要求2所述的用于存内计算的乘法器数字电路，其特征在于，所述传输单元为NMOS晶体管，所述NMOS晶体...

【专利技术属性】
技术研发人员：佘一奇，吴守道，郑坚斌，
申请(专利权)人：苏州兆芯半导体科技有限公司，
类型：发明
国别省市：